「clock value」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

The mesh driver structure generation part includes a power consumption evaluation part 23 for calculating the evaluation value of the power consumption for each of the plurality of mesh clock structure candidates, and a delay analysis part 24 for calculating the evaluation value of the delay time difference of the clock signals for each of the plurality of mesh clock structure candidates.例文帳に追加

メッシュドライバ構造生成部は、複数のメッシュクロック構造候補の各々について消費電力の評価値を算出する消費電力評価部と、複数のメッシュクロック構造候補の各々についてクロック信号の遅延時間差の評価値を算出する遅延解析部とを備える。 - 特許庁

An STC control unit 21 extracts the value of the system clock added in the buffer and a predetermined clock reference value from the packet sent from a TS packet input unit 4, compares these values and corrects the system clock reproduced in the STC reproducing unit 10 in accordance with a difference thereof.例文帳に追加

ＳＴＣ制御部２１は、ＴＳパケット入力部４から送られてくるパケットから、上記バッファにおいて付加されたシステムクロックの値と所定のクロック基準値とを取り出して比較し、その差に応じてＳＴＣ再生部１０で再生されるシステムクロックを補正する。 - 特許庁

A master transmission device which is one of the plurality of transmission devices has a first calculation part for calculating a first differential value indicating a differential value between a common clock supplied from a controller to the plurality of transmission devices and a master clock which is a clock used in the present device.例文帳に追加

複数の伝送装置のうちの一つであるマスタ伝送装置は、制御装置から複数の伝送装置に供給される共通のクロックである共通クロックと自装置で用いるクロックであるマスタクロックとの差分値を示す第一の差分値を算出する第一の算出部を備える。 - 特許庁

Specifically, the phase comparison section counts down from a rise timing of the code clock CLK1, then counts up at a fall timing of the divided clock CLK2 from the frequency divider, and outputs a count value at a rise timing of the code clock CLK1 as a phase comparison count value.例文帳に追加

このとき、位相比較部は、符号クロックＣＬＫ１による立上りタイミングからダウンカウントし、分周器の分周クロックＣＬＫ２による立下りタイミングにてアップカウントし、符号クロックＣＬＫ１による立上りタイミングにて得られたカウント値を位相比較カウント値として出力する。 - 特許庁

An amplitude limiting reading sample value series, in which each of the sample values of the read sample value series acquired by sampling a read signal read from the recording disk at clock timing with frequency identical to 66 MHz channel clock is limited to the designated amplitude limiting value or below, is acquired.例文帳に追加

記録ディスクから読み取られた読取信号を６６ＭＨｚのチャネルクロックと同一周波数のクロックタイミングにてサンプリングして得た読取サンプル値系列の各サンプル値を所定の振幅制限値以下に制限した振幅制限読取サンプル値系列を得る。 - 特許庁

The value of the comparison register 30 is added or subtracted to correct the error between the clocks in an image processing system, when the error is generated between values in a second value register 70 for counting a clock from a second circuit 60 carrying out a roll of the RTC (real time clock) and the present time value 50.例文帳に追加

ＲＴＣ（リアルタイムクロック）の役割を果たす秒回路６０からのクロックをカウントする秒値レジスタ７０と現在時刻値５０の値に誤差が生じた場合は、比較レジスタ３０の値を加減算することで、画像処理システム内のクロック間の誤差を補正する。 - 特許庁

The converted value is held and outputted by the flip-flop 160 synchronously with the operating clock signal.例文帳に追加

変換された値は、前記動作クロック信号に同期してフリップフロップ１６０によって保持されて出力される。 - 特許庁

A PLL 204 generates a reception clock, a reception timer 205 counts the reception clocks and outputs a reception timer value.例文帳に追加

ＰＬＬ２０４は、受信クロックを発生し、受信タイマ２０５は、受信クロックをカウントし、受信タイマ値を出力する。 - 特許庁

A count value outputted at each change of the clock signal's level is sampled when the trigger signal is outputted.例文帳に追加

クロック信号ＣＬＫのレベル反転毎に出力されるカウント値をトリガ信号の出力時にサンプリングする。 - 特許庁

A latch signal is outputted to a random number value memory circuit 531 synchronizing a clock signal inverted or delayed.例文帳に追加

また、反転または遅延させたクロック信号に同期して、ラッチ信号を乱数値記憶回路５３１に出力する。 - 特許庁

The encoding part outputs a digital value corresponding to a running position of the pulse in accordance with an inputted sampling clock.例文帳に追加

符号化部は、入力されるサンプリングクロックに従って、パルスの走行位置に応じたデジタル値を出力する。 - 特許庁

A voltage controlled oscillator 12 generates the reproduction clock by a voltage value outputted from the loop filter 11.例文帳に追加

電圧制御発振部１２はループフィルタ１１により出力された電圧値により再生クロックを生成する。 - 特許庁

The register 109 stores the value of the output signal 106 and outputs it synchronously with an input clock signal 102.例文帳に追加

レジスタ１０９は出力信号１０６の値を記憶し、入力クロック信号１０２に同期して出力する。 - 特許庁

Such a phase as to maximize the cumulative value S(n) is selected as a phase of the sampling clock to be given to the ADC.例文帳に追加

累積値Ｓ(ｎ)を最大にする位相が、ＡＤＣに与えるべきサンプリングクロックの位相として選択される。 - 特許庁

By utilizing clock frequency of an internal processor of software protecting instruments, an approximate value near external time is accumulated.例文帳に追加

ソフトウェア保護装置の内部プロセッサーのクロック周波数を利用して、外部時間に近い近似値を累計する。 - 特許庁

A frequency comparison unit 107 outputs a frequency difference of the frequency of the GPS clock signal and its ideal value.例文帳に追加

周波数比較部１０７は、ＧＰＳクロック信号の周波数の理想値との周波数差を出力する。 - 特許庁

Also, when stored data DO is synchronized with the clock signal CK2 to be read, the value of the flag signal F2 is reversed.例文帳に追加

また、記憶データＤＯがクロック信号ＣＫ２に同期して読み出される時、フラグ信号Ｆ２の値が反転する。 - 特許庁

The clock gating control circuit receives the carry signal from the addition circuit, and receives the count value from the counter.例文帳に追加

クロックゲーティング制御回路は、加算回路から桁上げ信号を受け取り、且つ、カウンタからカウント値を受け取る。 - 特許庁

To apply plural clock synchronization circuits to plural programs and to prevent an error accompanying the re-stamping of a PCR value.例文帳に追加

複数の番組に対し複数のクロック同期回路を適用してＰＣＲ値の再スタンピングに伴う誤差を防ぐ。 - 特許庁

A counter part 102 counts a running position of a pulse in accordance with the inputted sampling clock to output a count value.例文帳に追加

カウンタ部102は、入力されるサンプリングクロックに従ってパルスの走行位置をカウントし、カウント値を出力する。 - 特許庁

A frequency comparison part 107 outputs a frequency difference of the GPS clock signal with respect to a frequency ideal value.例文帳に追加

周波数比較部１０７は、ＧＰＳクロック信号の周波数の理想値との周波数差を出力する。 - 特許庁

A frequency comparison part 107 outputs a frequency difference with an ideal value of the frequency of the GPS clock signal.例文帳に追加

周波数比較部１０７は、ＧＰＳクロック信号の周波数の理想値との周波数差を出力する。 - 特許庁

A frequency comparison part 107 outputs a frequency difference with an ideal value of the frequency of the GPS clock signal.例文帳に追加

周波数比較部１０７は、このＧＰＳクロック信号の周波数の理想値との周波数差を出力する。 - 特許庁

The microcomputer 36 calculates time based on the corrected number of clock signals when the correcting value is calculated.例文帳に追加

マイコン３６は、修正値が算出された場合は修正した、クロック信号の数に基づいて、時刻を算出する。 - 特許庁

A clock adjustment part 5 sets a setting value of delay based on the skew detected by the skew detection part 6.例文帳に追加

クロック調整部５は、スキュー検出部６により検出されたスキューに基づいて、ディレイの設定値を設定する。 - 特許庁

A frequency that a clock to be supplied to a random number counter has is varied by a numerical value randomly supplied from the outside.例文帳に追加

乱数カウンタに供給するクロックが持つ周波数を外部からランダムに与える数値によって可変とする。 - 特許庁

This value X/Z is adopted for the number of pulses of the original oscillating clock signal L1 to be counted by a counter 2.例文帳に追加

この値Ｘ／Ｚは、カウンタ２において計数すべき原振クロック信号Ｌ１のパルス数に採用される。 - 特許庁

The rainfall value is collected from each rainfall observing station, at each prescribed collection clock time (S201-S202).例文帳に追加

各雨量観測局から所定の収集時刻毎に雨量値がそれぞれ収集される（Ｓ２０１〜Ｓ２０２）。 - 特許庁

When the phase difference of a reference clock signal and the frequency divided clock signal is settled within a prescribed range, the phase detector 20 sets this frequency dividing ratio at a fixed value but in the other case, the frequency dividing ratio is variably controlled and the frequency divided clock signal is synchronized with the reference clock signal.例文帳に追加

位相検出器２０は、基準クロック信号と分周クロック信号との位相差が所定の範囲内にある場合にはこの分周比を固定値に設定し、それ以外の場合には分周比を可変に制御して基準クロック信号に分周クロック信号を同期させる。 - 特許庁

Within one hour, a pixel value of a video signal to be displayed is compared with a counter value of a counter for calculating a clock of a predetermined period; when the pixel value is accorded with the counter value, a potential of a data line VD_j is changed from (a) to b.例文帳に追加

１Ｈ内において、表示する映像信号の画素値と一定周期のクロックを計数するカウンタのカウンタ値とを比較し、画素値とカウンタ値とが一致した時に、データ線ＶＤ_jの電位がそれまでのａからｂに変化する。 - 特許庁

Counter circuits 41 and 42 each have a certain value as a default value, set the value to start countdown, and output Low as a control signal CLKENB to corresponding clock buffers 24 and 34 when the counter value becomes "0".例文帳に追加

カウンタ回路４１，４２はある値をデフォルト値として持ち、その値をセットしてカウントダウンを始め、カウンタ値が「０」になったところで、対応するクロックバッファ２４，３４に対して制御信号ＣＬＫＥＮＢとしてＬｏｗを出力する。 - 特許庁

The timer function section counts the set value down with a reference clock Sref2', outputs a trigger signal T to the receiving buffer 202b when the counted value reaches "0" to start transferring encoded data, and sets its counted value at the packet sending-out interval counted value Δp again.例文帳に追加

タイマ機能部は、基準クロックSref2’でセット値をダウンカウントし、カウント値が「０」になると受信バッファ２０２ｂへトリガ信号Tを出力して符号化データを転送させ、自身のカウント値をパケット送出間隔計数値Δpに再セットする。 - 特許庁

The present invention comprises: a counter unit which receives an external clock and a delay locked loop clock and starts counting the number of toggles of each of the clocks from a set value; and a comparison control unit which compares the external clock count value with the delay locked loop count value in response to an on-die termination instruction signal and controls the operation of on-die termination in accordance with the values.例文帳に追加

外部クロック及び遅延固定ループクロックを受信して、それぞれのクロックがトグルされる数を設定された値からカウントするカウンタ部と、オンダイターミネーション命令信号に応答し、前記外部クロックカウント値と前記遅延固定ループカウント値とを比較し、その値に応じてオンダイターミネーションの動作を制御する比較制御部とを備える。 - 特許庁

Differential value of the period of the predetermined number of cycles of an input clock signal from an expected value of the number of cycles of an output clock signal is calculated in each of a plurality of frames; timing correction is performed based on the differential value during the vertical blanking period of a next frame; and then the pixel data is read from the buffer to be output, in synchronization with an output clock signal.例文帳に追加

それぞれのフレームにおいて、入力クロック信号の所定のサイクル数の期間の出力クロック信号のサイクル数の期待値との差分値を算出し、次のフレームの垂直ブランキング期間に差分値にもとづいたタイミングの補正を行ってから、出力クロック信号に同期してバッファから画素データを読み出して出力する。 - 特許庁

A frequency converter circuit 9 is provided commonly for the first and second clock generator circuits 3, 4 to count the reference clock Fr, and convert the first and second clock frequencies when the count reaches a predetermined value.例文帳に追加

周波数更新回路９は、第１及び第２クロック作成回路３及び４に共通に設けられ、リファレンスクロックＦｒの数をカウントして、そのカウント値が所定の値となった場合に、第１及び第２クロック周波数を更新する。 - 特許庁

A frequency judging circuit 27 judges whether the frequency of a clock signal from an OSC 28 is higher than or equal to a specified value, and sends the clock signal or a diffusion clock signal to a timing circuit 26, according to the judged result.例文帳に追加

周波数判定回路２７は、ＯＳＣ２８からのクロック信号の周波数がある一定の値以上または以下であるかを判定し、結果に応じてクロック信号または拡散クロック信号をタイミング回路２６に送る。 - 特許庁

In this way, the transfer clock ϕLH is bypassed by an internal register, thus a transfer clock ϕ LH having an appropriate bias value 0 V-5 V is generated to prevent the operating electric charge amount from being reduced due to the reduction of clock amplitude.例文帳に追加

このように転送クロックφＬＨを内部レジスタでバイアスすることにより、適正なバイアス値０Ｖ−５Ｖを有する転送クロックφＬＨを生成して、クロック振幅の低下による取り扱い電荷量の低下を防止する。 - 特許庁

At the time, the two kinds of internal clocks are prepared from a reference clock, an analog value is fetched in synchronism with one of the clocks and it is digitally converted by one clock by the parallel processings and serially arranged and outputted in synchronism with the other clock.例文帳に追加

その際、基準クロックから内部クロックを２種類作成し、一方のクロックに同期させてアナログ値を取り込んでそれを並列処理でデジタルに１クロックで変換し、他方のクロックに同期させて直列に並べて出力する。 - 特許庁

Based on the delay analysis result, a delay difference between a clock delay value analyzed based on each corner condition and a clock delay value analyzed based on the other corner condition different from the corner condition concerned is calculated for each corner condition.例文帳に追加

このあと、この遅延解析結果に基づいて、コーナー条件ごとに、コーナー条件を用いて解析されたクロック遅延値と、コーナー条件とは異なる他のコーナー条件を用いて解析されたクロック遅延値との遅延差を算出する。 - 特許庁

A setting value in one or two bits is stored to the delay setting register 16, the 1st edge point is delayed by a half clock period in response to this setting value or the 1st edge point is delayed by 1/4, 2/4, or 3/4 clock period.例文帳に追加

遅延設定レジスタ１６に１ビット又は２ビットの設定値を記憶させ、この設定値に応じて、１／２クロック周期だけ第１のエッジ点を遅延させたり、１／４、２／４、３／４クロック周期だけ第１のエッジ点を遅延させる。 - 特許庁

A flag generation part 56c performs counting operation in synchronism with the clock CK2 synchronized with the internal clock, clears the counter output once the detection pulse PhO is inputted, and sets a flag (n) when the count value reaches a predetermined value.例文帳に追加

フラグ発生部５６ｃは内部クロックに同期したクロックＣＫ２に同期してカウント動作を行い、検出パルスＰｈＯが入力されたらカウンタ出力をクリアし、カウント値が予め決められた値に達したらフラグｈを立てる。 - 特許庁

When the amount X of received data stored in a buffer 10 is larger than a reference value B and smaller than a reference value A, a selector 40 gives a reference clock CK0 from a frequency dividing circuit 32 as a clock CK to a D/A converter 50.例文帳に追加

バッファ１０に蓄積されている受信データの量Ｘが基準値Ｂより多く基準値Ａよりも少ないときセレクタ４０は、分周回路３２からの基準クロックＣＫ０をクロックＣＫとしてＤ／Ａ変換器５０に与える。 - 特許庁

The power supply part supplies power of the voltage determined by the control value determination part to the signal processing part, and the clock supply part supplies the clock of the frequency determined by the control value determination part to the signal processing part.例文帳に追加

電源供給部は、制御値決定部によって決定された電圧の電源を信号処理部に供給し、クロック供給部は、制御値決定部によって決定された周波数のクロックを信号処理部に供給する。 - 特許庁

Each registration area (buffer) has a ring buffer structure reservation table (c) storing a clock counter value of a CPU, a registration quantity of the timer request, and timer registration information #0-#n of each the timer request in each identification value of a system clock (Tic) unit.例文帳に追加

各登録領域（バッファ）に、システムクロック（Ｔｉｃ）単位の識別値毎に、ＣＰＵのクロックカウンタ値、タイマ要求の登録数、各タイマ要求のタイマ登録情報＃０〜＃ｎを格納するリングバッファ構造予約テーブル（ｃ）を備える。 - 特許庁

A period of a multiplied clock generated by a multiplied clock generating part 45 is changed from a value acquired by dividing the time interval by a multiple f for a crank signal to a value acquired by dividing the time interval by a multiple f for a cam signal.例文帳に追加

また、逓倍クロック生成部４５が生成する逓倍クロックの周期も、上記時間間隔をクランク信号用の逓倍数ｆで割った値から、上記時間間隔をカム信号用の逓倍数ｆで割った値に変更される。 - 特許庁