「clock value」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

Since a counter 17 starts its counting operation for a system clock with the start edge of a horizontal synchronizing pulse, its counted value indicates a phase in the horizontal line.例文帳に追加

カウンタ１７は、水平同期パルスの開始エッジでシステクロックのカウントを開始するので、カウント値が水平ライン内の位相を表す。 - 特許庁

Moreover, a sampling clock CLA is counted by a sample counter 2, and the sample value of each area is selected according to a low-order address AL, and read.例文帳に追加

さらにサンプリングクロックＣＬＡがサンプルカウンタ２でカウントされ、各エリアのサンプル値か下位アドレスＡＬにより選択されて読み出される。 - 特許庁

A load element drive circuit device 10A has a counter 16A for outputting an enable signal enable only for a period equivalent to 1 clock cycle when count value of a clock pulse of a reference clock signal CLK reaches 48, and a selection circuit 22 inserted between a shift register 12 and a latch circuit 14.例文帳に追加

負荷素子駆動回路装置１０Ａは、基準クロック信号ＣＬＫのクロックパルスの計数値が４８になったときに、１クロック周期に相当する期間だけイネーブル信号enableを出力するカウンタ１６Ａと、シフトレジスタ１２とラッチ回路１４との間に挿入された選択回路２２と有する。 - 特許庁

When the logical value is negative fed back through a frequency comparison loop F2, frequency of the clock signal can be brought close to the bit rate of the data signal D without requiring a reference clock signal and both wide capture range and extraction of a high quality clock signal can be realized.例文帳に追加

当該論理値を周波数比較ループＦ２により負帰還させることにより、参照クロック信号を必要とすることなくクロック信号の周波数をデータ信号Ｄのビット・レートに近づけることができ、広キャプチャ・レンジ化と高品質クロック信号の抽出とを実現することができる。 - 特許庁

Counting from a point of time when a logical value of a signal input into a clock control terminal 13 is switched to 1, just after a second fall of a pulse output from the PLL 204, a clock generation part 6 is operated to start outputting a clock signal of the PLL 204 from the AND gate 209.例文帳に追加

クロック生成部６は、クロック制御端子１３に入力される信号の論理値が１に切替わった時点から数えて、ＰＬＬ２０４から出力されたパルスの２番目の立下りの直後に、ＡＮＤゲート２０９からＰＬＬ２０４のクロック信号を出力し始めるように動作する。 - 特許庁

The receiver estimates a deviation between the system clock of the system encoder produced at the arrival interval (RPAT1) of the receiver between the PCR packet P1 and the PCR packet P2 and the clock signal synchronously with the network clock on the basis of EPAT1 and RTS1, and replaces the PCR with an MPCR calculated on the basis of the estimated value.例文帳に追加

受信装置において、EPAT1およびRTS1に基づいて、PCRパケットP1とPCRパケットP2の受信装置への到着間隔（RPAT1）の間に発生するシステムエンコーダのシステムクロックとネットワーククロックに同期するクロックとのずれが推測され、その推測値に基づいて算出されたMPCRでPCRが置き換えられる。 - 特許庁

Thus, the clock period (the clock frequency) outputted from the clock generator 104 is changed so that an automatic musical performance is performed at a speed corresponding to the tempo value.例文帳に追加

演奏データの再生は、参照する小節時間データを自動演奏の進行に応じて順次変更し、小節別の区切りを維持させるとともに、ステップ数データ、及び音符長データからノートイベントデータを処理すべきか否か判定し、その判定結果に従ってデータを処理していくことで行う。 - 特許庁

The pointer processing apparatus 15 is equipped with: first synchronizing units 21, 24 to bring a reception frame synchronized with a first clock into synchronization with a second clock; and a first stuff processing unit 31 to perform stuff processing on the reception frame synchronized with the second clock in accordance with a value of a pointer byte included in the reception frame.例文帳に追加

ポインタ処理装置１５は、第１クロックに同期する受信フレームを第２クロックに同期させる第１同期化部２１、２４と、受信フレームに含まれるポインタバイトの値に応じて、第２クロックに同期する受信フレームのスタッフ処理を行う第１スタッフ処理部３１と、を備える。 - 特許庁

The timing controller 14a has a clock signal frequency setting mode in which a frequency of each of clock signals ca and cb is set to a different value and the clock signals are supplied to the data line driving circuits 12_1, 12_2 and 12_3 in a region A and data line driving circuits 12_4 and 12_5 in a region B.例文帳に追加

このタイミングコントローラ１４ａは、クロック信号周波数設定モードを有し、同モードでは、内部クロック信号ｃａ，ｃｂの周波数を、それぞれ異なる値に設定して、領域Ａ，Ｂ毎のデータ線駆動回路１２_1 ，１２_2 ，１２_3 及びデータ線駆動回路１２_4 ，１２_5 に供給する。 - 特許庁

In a disk drive including a synchronous clock generator 161 for generating a synchronous clock to synchronize with the speed of a disk medium 10 during a write operation, the synchronous clock generator 161 enters the acceleration of a spindle motor 11 as a feed-forward control input value to a feedback control system.例文帳に追加

ライト動作時に、ディスク媒体１０の速度に同期する同期クロックを生成する同期クロック生成器１６１を有するディスクドライブにおいて、同期クロック生成器１６１は、フィードバック制御系にスピンドルモータ１１の加速度をフィードフォワード制御入力値として入力する構成である。 - 特許庁

When a receiving buffer amount reaches a center value, a clock master synchronous control unit of a legacy IP converter 12-1 set as a clock master sets a variable clock unit at a fixed center frequency and actuates it to generate synchronous communication data from data stored in a receiving buffer, and transmits them to a legacy device 10-1.例文帳に追加

クロックマスタに設定されたレガシーＩＰ変換器１２−１のクロックマスタ同期制御部は、受信バッファ量がセンタ値に達した際に、可変クロック部を中心周波数に固定して起動させ、受信バッファの蓄積データから同期通信データを生成してレガシー機器１０−１に送信する。 - 特許庁

In this clock generation circuit 10, a selector circuit 15 is controlled by a select signal 1f from a selector control circuit 14, so that the selector circuit outputs an input clock 1a instead of a PLL clock 1b when the period of the PLL circuit 11 being in an unlock state exceeds a predetermined value.例文帳に追加

このクロック発生回路１０では、セレクタ回路１５は、セレクタ制御回路１４からのセレクト信号１ｆによって制御され、ＰＬＬ回路１１がアンロック状態にある期間が所定値を越えた場合には、ＰＬＬクロック１ｂに替えて入力クロック１ａを出力する。 - 特許庁

A clock control circuit 110 carries out control of whether or not to supply the internal Clock 43 outputted by the clock supply circuit 10 to each function block in accordance with the value held by the Wakeup select register 15 when it receives the Wakeup signal 3 from the outside during a stop mode.例文帳に追加

クロック制御回路１１０は、ストップモード時に外部からＷａｋｅｕｐ信号３を受けると、Ｗａｋｅｕｐセレクトレジスタ１５に保持されている値にしたがって、クロック供給回路１０で出力された内部Ｃｌｏｃｋ４３を各機能ブロックへ供給するか否かを制御する。 - 特許庁

The design specifications of the clock frequency modulation circuit satisfying the clock specifications 53 which are electric specifications of clock signals and satisfying an EMI effect target value 58 for which an EMI suppression effect in the EMI standard adaptability test 21 is estimated are decided in SSC specification decision 14.例文帳に追加

クロック信号の電気的仕様であるクロック仕様５３を満足し、且つＥＭＩ規格適合試験２１におけるＥＭＩ抑制効果を推定しＥＭＩ効果目標値５８を満足するようなクロック周波数変調回路の設計仕様をＳＳＣ仕様決定１４で決定する。 - 特許庁

The system adopts a value calculated by substituting the weather element prediction data at a future specified clock time for the regression curve relating to the specified clock time as the power consumption prediction data of the power consumption in the building 10 in a future predefined time period corresponding to the specified clock time.例文帳に追加

指定時刻に関する回帰曲線に将来の当該指定時刻についての気象要素予測データを代入して算出した値を、当該指定時刻に応じた将来の所定時間帯における建築物10の使用電力量についての使用電力量予測データとする。 - 特許庁

This IC card 10 comprises a signal processing circuit 6 for performing a signal processing on the basis of an internal clock signal CLK1, and a multiplication circuit 1 for multiplying an external clock signal CLK0 supplied from a reader-writer 20 on the basis of an initial response value to generate the internal clock signal CLK1.例文帳に追加

ＩＣカード１０は、内部クロック信号ＣＬＫ１に基づいて信号処理を行う信号処理回路６と、リーダライタ２０から供給される外部クロック信号ＣＬＫ０を初期応答値に基づいててい倍し、内部クロック信号ＣＬＫ１を生成するてい倍回路１とを有する。 - 特許庁

In timing analysis of a flip-flop circuit, a path to a falling clock drive flip-flop from a rising drive flip-flop and a path to the rising clock drive flip-flop from the falling clock drive flip-flop are extracted, operation margins of the paths are analyzed, and the duty tolerance of a drive clock is calculated by a worst margin value of an analysis result.例文帳に追加

フリップフロップ回路のタイミング解析時に、立ち上がり駆動フリップフロップから立ち下がりクロック駆動フリップフロップへのパス及び、立下がりクロック駆動フリップフロップから立ち上がりクロック駆動フリップフロップへのパスを抽出し、これらパスの動作マージンを解析し、解析結果のワーストのマージン値より駆動クロックのデューティ耐力を算出するように構成する。 - 特許庁

The gray scale counter 104 can make a frequency of a clock Count-CK of the gray scale counter 104 be lower than a clock used in the gray scale counter to output a counter value of 10 bits, because it is constructed so as to obtain a counter value output of 9 bits compared to higher-order 9 bits of pixel data.例文帳に追加

階調カウンタ１０４は、画素データの上位９ビットの値と比較する９ビットのカウンタ値出力を得る構成とするようにしたため、階調カウンタ１０４のクロックCount-CKを、１０ビットのカウンタ値を出力する階調カウンタで用いるクロックよりも低周波数化することができる。 - 特許庁

The delay amounts tr0-tr23 are set such that each increase/decrease in the delay amount tr per counter value increment is a value corresponding to each frequency of each clock rise timing of a first desired spread spectrum clock capable of sufficiently suppressing EMI.例文帳に追加

カウンタ値が１つ増加する間の遅延量ｔｒの各増減幅が、ＥＭＩを十分に抑制可能な所望の第１スペクトラム拡散クロックにおいて各クロックの立ち上がりタイミングが取る各周波数にそれぞれ相当する値となるように、遅延量ｔｒ０〜ｔｒ２３を設定している。 - 特許庁

The control circuit performs control every clock so that the change in the difference of the number of stages of coarse cells is not a negative value when an accumulative delay increases, but performs control every clock so that the change in the difference of the number of stages of coarse cells is not a positive value when the accumulative delay decreases.例文帳に追加

制御回路は、累積遅延が増加する期間は、１クロック毎に、コースセルの段数差の変化分がマイナスの値とならないように制御し、累積遅延が減少する期間は、１クロック毎に、コースセルの段数差の変化分がプラスの値とならないように制御する。 - 特許庁

The spread spectrum modulator 106 generates a spread spectrum modulation signal that reverses the sign of the difference between the period of the output clock and the period of the reference clock and successively changes the absolute value of the difference.例文帳に追加

スペクトラム拡散変調器１０６は、出力クロックの周期と基準クロックの周期との差分の符号を反転させるとともに前記差分の絶対値を順次変化させるスペクトラム拡散変調信号を生成する。 - 特許庁

A variable cyclic pulse signal and a sampling clock are input to a counter means 32 in an adaptive signal processor 30, and an input cycle is counted by a sampling clock to input a count value to a timing generation means 34.例文帳に追加

可変周期パルス信号とサンプリングクロックが適応信号処理３０内のカウンタ手段３２に入力され、入力周期がサンプリングクロックでカウントされてカウント値がタイミング発生手段３４に入力される。 - 特許庁

The power/clock control bridge determines the start or stop of at least one of the power supply and clock supply to the IP based on a result obtained by comparing the characteristics of the access with a value stored in the register group.例文帳に追加

電力・クロック制御ブリッジは、このアクセスの特徴とレジスタ群に保持されている値とを比較した結果に基づいて、ＩＰへの電力供給とクロック供給の少なくとも一方の開始又は停止を決定する。 - 特許庁

A CPU controls an actuator for engine control based on the multiplication clock and corrects a generation interval or a control value of the multiplication clock according to remainder amount generated when a division of the integral multiple of the pulse interval is performed.例文帳に追加

ＣＰＵは、逓倍クロックに基づきエンジン制御用アクチュエータを制御するとともに、パルス間隔の整数倍の除算を行う際に生じる余り分に応じて逓倍クロックの発生間隔または制御値を補正する。 - 特許庁

To provide a layout designing method of a semiconductor integrated circuit and the circuit itself designed by the designing method wherein its designing efficiency is improved by reducing the clock skew value of its clock tree to the extent of it being unaffected substantially due to the reduction.例文帳に追加

実質的に影響がない程度にクロックスキュー値を低減させて設計効率を高めた半導体集積回路のレイアウト設計方法及びこの設計方法による半導体集積回路を提供する。 - 特許庁

A clock signal CLK of a frequency equal to that of an oscillation signal generated by PLL circuits 15a and 15b of a clock signal generating circuit 14 according to the table value TVAL is supplied to a target circuit 11.例文帳に追加

そして、そのテーブル値ＴＶＡＬに応じてクロック信号生成回路１４のＰＬＬ回路１５ａ，１５ｂにより生成した発振信号と等しい周波数のクロック信号ＣＬＫを対象回路１１に供給する。 - 特許庁

The digital signal generation circuit sets a measurement period with use of the fixed clock signal, counts the number of pulses of the variable clock signal that oscillates for the measurement period, and generates a digital signal including the count value as data.例文帳に追加

デジタル信号生成回路は、固定クロック信号を用いて測定期間を設定し、その測定期間に発振する可変クロック信号のパルス数をカウントし、カウント値をデータとするデジタル信号を生成する。 - 特許庁

When this periodic error exceeds the prescribed value, the clock frequency of the output of the PLL 24 is controlled by a frequency control circuit 28, then the reproduced data frequency is pulled in by the PLL 24 to generate the synchronizing clock.例文帳に追加

この周期誤差が所定の値を越えた時、周波数制御回路２８は前記ＰＬＬ２４出力のクロック周波数を制御し、ＰＬＬ２４は再生データ周波数を引き込み同期クロックを発生する。 - 特許庁

When the clock signal from the OSC 28 is at least a specified value, the clock signal whose oscillation source is the OSC 28 is transmitted as a timing signal to a color CCD 21, an analog processing part 22 and an A/D converter 23.例文帳に追加

ＯＳＣ２８からのクロック信号がある一定以上の場合、カラーＣＣＤ２１、アナログ処理部２２、Ａ／Ｄコンバータ２３へＯＳＣ２８を発振源としたクロック信号がタイミング信号として送信される。 - 特許庁

Preferably, the initial value of a shift register 24 is started from a state that the delay amount is intermediate in the case of a high-speed clock, and it is started from a state that the delay amount is minimum in the case of a low speed clock.例文帳に追加

好ましくはシフトレジスタ２４の初期値を高速クロックの場合は遅延量が中間となる状態から開始し、低速クロックの場合は一番遅延量が少ない状態から開始するようにする。 - 特許庁

In a clock synchronization circuit, (a) an oscillator generating an internal clock includes a hysteresis inverter (INV1) 33, a resistor (R1) 34, and an external capacitor (COSC) 31 and the oscillation frequency of an output signal (VOSC) 35 from the oscillator is arbitrarily adjusted by using a value of the external capacitor (COSC) 31.例文帳に追加

(ａ)ヒステリシスインバータ(INV1)33、抵抗(R1)34および外付けコンデンサ(COSC)31で内部クロックを生成する発振器を構成し、その出力信号(VOSC)35の発振周波数は外付けコンデンサ(COSC)31の値で任意に調整する。 - 特許庁

The judgment is repeated by an incrementor INC by successively increasing pass numbers, the mean value of pass numbers judged as coincident pass numbers is stored in a pass number register group REP2 and the clock pass is used as an optimum clock pass.例文帳に追加

この判断をインクリメンタＩＮＣでパス番号を順次インクリメントさせて行い、一致すると判断されたパス番号の平均値をパス番号レジスタ群ＲＥP2に格納し、そのクロックパスを最適なものとして用いる。 - 特許庁

When the leading edge of the internal clock is overlapped with (shifted from) the transition pulse, a data value reversed to the preceding cycle of data is received without latching data by the leading edge of the internal clock.例文帳に追加

前記レシーバは、前記遷移パルスの発生中に内部クロックのエッジがきた場合には、この内部クロックのエッジではデータをラッチせず、前記データの前サイクルでの値とは逆の値を生成し、このデータ値を内部に取り込む。 - 特許庁

If the value indicates a number of clock cycles N that is less than a threshold number, the memory device transfers data associated with a first address between the signaling interface and the data buffer during each of the N cycles of the clock signal.例文帳に追加

この値が、閾値数未満であるクロックサイクル数Ｎを示す場合には、メモリ装置は、クロック信号のＮサイクルのそれぞれの間に、信号インタフェースとデータバッファとの間で、第１のアドレスに関連するデータを転送する。 - 特許庁

When the count value CNT is 1, the selection signal SEL is 'L', and a clock signal CLK divided into halves by a frequency divider part 16 is selected by the selection part 17 and is outputted as a display clock signal DCK.例文帳に追加

カウント値ＣＮＴが１になると、選択信号ＳＥＬが“Ｌ”となり、分周部１６で１／２に分周されたクロック信号ＣＬＫが選択部１７で選択されて表示クロック信号ＤＣＫとして出力される。 - 特許庁

When the maximum value of the degree of resolution or the degree of gradation of the image data obtained is "12", a PLL part 8 forms a multiplied clock made by 6-multiplying the frequency of a pixel clock, and outputs it to a PWM generating part 9.例文帳に追加

取得された画像データの解像度又は階調度の最大値が「１２」である場合、ＰＬＬ部８は、画素クロックの周波数を６逓倍した逓倍クロックを生成して、ＰＷＭ発生部９へ出力する。 - 特許庁

After the value of each bit constituting the first upper count value is inverted, the upper counter 101 counts on a count clock that is a single output signal constituting a second lower phase signal output from the delay circuit and furthermore counts on a count clock output from the lower counter 103 to acquire a second upper count value.例文帳に追加

第1の上位計数値を構成する各ビットの値が反転された後、上位カウンタ101は、遅延回路から出力される第2の下位位相信号を構成する1つの出力信号をカウントクロックとしてカウントを行い、さらに下位カウンタ103から出力されるカウントクロックに基づいてカウントを行って第2の上位計数値を取得する。 - 特許庁

The demodulator 82 outputs the delivery signals SIN0, SIN1, SIN2, in response to a switching frequency of a value of the demodulating multiplication clock DMCLK, during a period until a value of the demodulation delivery signal DATA input from the modulator into an input terminal 61b is switched after a value of the reference clock CLK is switched.例文帳に追加

そして、復調回路８２は、基準クロックＣＬＫの値が切り替わってから、変調装置から入力端子６１ｂに入力された変調吐出信号ＤＡＴＡの値が切り替わるまでの間に復調用逓倍クロックＤＭＣＬＫの値が切り替わった回数に応じて、吐出信号ＳＩＮ０、ＳＩＮ１、ＳＩＮ２を出力する。 - 特許庁

A game machine is provided with a random number clock generating circuit 14 which generates a random number clock, a random number counter 13 which counts the random value from the random number clock generated while outputting a carryout signal each time a countable maximum value is reached, and a monostable multi-vibrator 133 which gets the carryout signal input and the clock abnormal signal output when the carryout signal is not input for a predetermined time.例文帳に追加

乱数クロックを発生させる乱数クロック発生回路１４と、発生した乱数クロックに基づき乱数値をカウントするとともに、カウント可能な最大値に達する毎にキャリーアウト信号を出力する乱数カウンタ１３と、キャリーアウト信号が入力されるとともに、当該キャリーアウト信号が所定時間入力されないときにクロック異常信号を出力する単安定マルチバイブレータ１３３と、を備える構成としてある。 - 特許庁

To increase the reliability of a serial communication between microcomputers by suppressing the influence of an error at the time of mode switching and an error in the count value of a clock signal.例文帳に追加

マイクロコンピュータ間のシリアル通信で、モード切換え時の誤りや、クロック信号の計数値の誤りの影響を抑えて、信頼性を高める。 - 特許庁

To provide a 1/4 cycle delay clock generator normally operable even if a specific initial value is not set by obviating the need of a reset signal separately.例文帳に追加

リセット信号を別途に不要とし、特定の初期値がなくても正常に動作できる１／４周期遅延クロック発生器を提供する。 - 特許庁

A memory circuit is provided for storing an optimum initial delay set value for a variable delay circuit in a DLL on every operating clock frequency.例文帳に追加

ＤＬＬにおける可変遅延回路について動作クロック周波数毎の最適な初期遅延量設定量を記憶する記憶回路を備える。 - 特許庁

In this waveform generating circuit, when a space symbol control signal SS is inputted, a switching count 5 counts a symbol clock CLB unit up to a prescribed value, and continues a 0 output.例文帳に追加

スペースシンボル制御信号ＳＳが入ると切替カウント５はシンボルクロックＣＬＢを所定値までカウントアップしたのち０出力を続ける。 - 特許庁

The monitoring unit Ui monitors overcharging abnormality and over-discharging abnormality of the battery cells Bi1-Bim in response to a logic value of the clock signal CLK.例文帳に追加

監視ユニットＵｉは、クロック信号ＣＬＫの論理値に応じて電池セルＢｉ１〜Ｂｉｍの過充電異常及び過放電異常を監視する。 - 特許庁

This count value is divided by a predetermined clock pulse number, and the X-coordinate and Y-coordinate of the beam point on the screen are calculated and outputted.例文帳に追加

そして、このカウント値を、所定のクロックパルス数で除算し、スクリーン上におけるビームポイントのＸ座標及びＹ座標を演算出力する。 - 特許庁