「clock value」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

The random number generating circuit 28 an oscillator 60 oscillating clock signals independent from the system clock supplied to the CPU of the main control circuit 21, a counter 61 executing counting movement receiving the clock signals, and first and second latch circuits 62, 63 acquiring the count value of the counter 61 upon receiving latch signals.例文帳に追加

乱数発生回路２８は、主制御部２１のＣＰＵに供給されるシステムクロックとは独立したクロック信号を発振する発振器６０と、クロック信号を受けて計数動作を実行するカウンタ６１と、ラッチ信号を受けてカウンタ６１のカウント値を取得する第１と第２のラッチ回路６２，６３とを有して構成される。 - 特許庁

The test mode setting circuit of MCU has a clock pin 10-3 to which a clock signal is inputted, a reset pin 10-2 to which a reset signal is inputted, and a test signal generation circuit 50 counting the reset signals and generating a test signal in accordance with the logical value of the clock signal and the reset signal.例文帳に追加

クロック信号が入力されるクロックピン１０−３と、リセット信号が入力されるリセットピン１０−２と、前記クロック信号とリセット信号との論理値に従って、リセット信号をカウントしてテスト信号を発生するテスト信号発生回路５０と、を備えたＭＣＵのテストモード設定回路を構成する。 - 特許庁

A clock frequency of the modulator is set to a value of constant multiples of a clock signal of an original signal which should be transmitted before modulation, bit length of input data is extended to the same magnification as that of the clock frequency inside the modulator, and a dummy signal with a different logic is mixed with "0" or "1" before the modulation to be transmitted.例文帳に追加

変調器のクロック周波数を変調前の伝送すべきオリジナル信号のクロック周波数の定数倍の値に設定し、変調器内部で入力データのビット長をクロック周波数と同じ倍率に拡張し、変調前の“０”あるいは“１”に対して論理の異なるダミー信号を混合させて送信する。 - 特許庁

To solve the problem wherein an exposure time gets different because a shutter speed is varied corresponding to a change in clock frequency even while a line setting value etc are obtained from the same shutter gain volume through calculation, when a clock frequency which serves as the standard of the operation of a solid-state image sensor is varied with a frequency change in a master clock.例文帳に追加

マスタークロックの周波数の変更によって固体撮像素子の動作の基準となるクロックの周波数が変わると、同じシャッターゲイン量から計算して求めたライン設定値等でも、クロック周波数の変化に応じてシャッター速度が変化するため、露光時間が異なるものとなってしまう。 - 特許庁

The time device 40 is connected to an external clock 31 being an absolute value time supply means outside of a system, and is constituted so as to have the function for restoring a hardware clock by autonomously operating the synchronous function to the external clock 31 at the time when the time device is in wholly failure and at restoring time from the power source was closed.例文帳に追加

前記時刻装置４０は、システム外部の絶対値時刻供給手段である外部時計３１に接続され、時刻装置全故障時や、電源投入時からの復旧時に自律的に外部時計３１への同期機能を作動させ、ハードウェア時計を復旧させる機能を持つように構成する。 - 特許庁

A clock control part 6 enables selective outputting of one from among the output data from the voltage-monitoring part 4, output data converted by data converting parts 63 and 64, and fixed value data output from setting parts 65 and 66 by an external clock control signal, and controls the frequencies of a clock generating part 2 by the output.例文帳に追加

クロック制御部６は、電圧監視部４からの出力データ、データ変換部６３、６４でデータ変換した出力データ及び設定部６５、６６から出力した固定値データの何れかを外部クロック制御信号により選択的に出力することを可能とし、該出力によりクロック生成部２の周波数を制御する。 - 特許庁

This system decides whether to execute service limit to a user based on a value obtained by calculating the level and direction of a time error between the system clock of a client terminal and the system clock of a server and the allowable value of the level and direction of a time error preliminarily set at the server side.例文帳に追加

上述のシステムにおいてユーザに対しサービス制限を行うか否かの判定を行う際に、クライアント端末のシステムクロックとサーバのシステムクロックとの時刻誤差の程度と方向を算出した値と、予めサーバ側で設定した時刻誤差に対する程度と方向の許容値に基づいた判定を行う。 - 特許庁

When a secondary side Ir interface 20 detects a valid receiving interruption, concerning a secondary side data transmitter 2, the value of a data amount in a transmitting data buffer 26 is read by a secondary side CPU 22, a VCO 24 is controlled by a deviation from the set value and the clock of a secondary side I.430 interface 21 is matched with a primary side clock.例文帳に追加

セカンダリ側データ伝送装置２は、セカンダリ側Ｉｒインタフェース２０が有効受信割り込みを検出すると、セカンダリ側ＣＰＵ２２が送信データバッファ２６のデータ量の値を読み込み、設定値とのずれによりＶＣＯ２４を制御し、セカンダリ側Ｉ．４３０インタフェース２１のクロックをプライマリ側クロックに合わせる。 - 特許庁

A selection time setter 43 inputs the minimum value Lm via a receiving field comparator 41 among those detected receiving field intensity and reads selection time T corresponding to the value Lm by referring to a table 42, and a variable clock generator generates a clock pulse CLK when the time T elapsed.例文帳に追加

選択時間設定器４３は、検出された受信電界強度の内の最小値Ｌｍを受信電界比較器４１から入力し、テーブル４２を参照してＬｍ対応の選択時間Ｔを読み出し、可変クロック生成器はこの選択時間Ｔが経過したときにクロックパルスＣＬＫを発生する。 - 特許庁

The random number generation circuit is provided with a counter circuit 1 for inputting a random signal RS and a clock signal CS and outputting a count value of the clock signal CS in accordance with a change of the random signal RS, and a first latch circuit 3 for latching the count value in accordance with the change of the random signal RS and outputting a random number signal RNS.例文帳に追加

ランダム信号ＲＳとクロック信号ＣＳを入力し、ランダム信号ＲＳの変化に応じてクロック信号ＣＳのカウント値を出力するカウンタ回路１と、ランダム信号ＲＳの変化に応じてカウント値をラッチし乱数信号ＲＮＳを出力する第１のラッチ回路３とを備える。 - 特許庁

When the transmission rate of the optical pulse signal is different from a designed value of the transmission rate capable of clock signal extraction in the clock signal/feed-back signal generating unit and smaller than this transmission rate, the pulse width of the received optical pulse signal is compressed and generated as a narrow light pulse signal 21 with narrow half value width in pulse time waveform.例文帳に追加

光パルス信号の伝送レートが、クロック信号/帰還信号生成部がクロック信号抽出を可能とする伝送レートの設計値と異なり、この伝送レートよりも小さな場合、受信した光パルス信号のパルス幅を圧縮して、パルスの時間波形の半値幅が狭い狭光パルス信号21として出力する。 - 特許庁

An intermittent timer unit 2 counts a clock signal that the oscillator 1 outputs, and generates a timing signal indicating the start timing of the non-quiescent period of the intermittent reception when the counted value reaches the timer set value having been corrected.例文帳に追加

間欠タイマ部２は、発振器１が出力するクロック信号をカウントし、カウント値が補正後のタイマ設定値になったときに、間欠受信における非休止期間の開始タイミングを示すタイミング信号を発生する。 - 特許庁

When a zerocross count gives a fixed value, an error signal is outputted in the direction of correction depending on how much a bit clock count is shifted from the intrinsic value thereby enabling the control of frequency.例文帳に追加

ゼロクロスカウント値が一定の値になったとき、ビットクロックカウント値が本来あるべき値からどれだけずれているかによって、補正する方向へエラー信号を出力することにより、周波数制御が可能になる。 - 特許庁

A plurality of signal processing parts including a counter part 209 and a latch/encoder part 212 output a digital value corresponding to the running position of a pulse according to an input sampling clock corresponding to a different input level range, and output a digital value corresponding to the running position of the pulse.例文帳に追加

カウンタ部209およびラッチ・エンコーダ部212を含む複数の信号処理部は、異なる入力レベルの範囲に対応し、入力されるサンプリングクロックに従って、パルスの走行位置に応じたデジタル値を出力する。 - 特許庁

A dot number counter 53 counts the horizontal synchronizing signal with an AD clock and a dot number comparator 57 detects whether the counter value and a dot number decoded value from the decoder 54 which shows the number of dots match each other.例文帳に追加

ドット数カウンタ５３が水平同期信号をＡＤクロックでカウントし、ドット数比較器５７がこのカウンタ値とデコーダ５４からのドット数を示すドット数デコード値とが互いに一致しているか否かを検出する。 - 特許庁

A refresh counter 12 outputs an REF request signal to a command forming circuit 13 by judging the presence of the REF request when the count value of a clock signal CLK inputted from the outside attains a prescribed value.例文帳に追加

リフレッシュカウンタ１２は、外部から入力されるクロック信号ＣＬＫのカウント値が所定値に達した場合には、ＲＥＦ要求があると判断して、ＲＥＦ要求信号をコマンド生成回路１３に出力している。 - 特許庁

An adjustment value extract section 4 reads a white balance adjustment value corresponding to the four parameters on the basis of area and weather data set and received in advance and data and time data outputted from a clock section 8.例文帳に追加

調節値抽出部４は、予め設定入力された地域及び天候のデータと、時計部８から出力される日時データに基づいて、４つのパラメータに該当するホワイトバランス調節値を読み出す。 - 特許庁

Positions of the white line part extracted in this manner are counted by the clock obtained by dividing the horizontal synchronizing signal into 64, and this counted value is subtracted from value 32 corresponding to the frame center, and the result is taken as an error signal.例文帳に追加

これにより抽出された白線部分の位置を水平同期信号を６４分割したクロックでカウントし、フレーム中央に相当する３２なる値からこのカウント値を減算して、これを誤差信号とする。 - 特許庁

In particular, the period averaging means enhances the stability of the recording clock by computing the approximate value of the average period for every one period of the wobble and reflecting the phase error of the wobble signal and the timer on the timer set value.例文帳に追加

特に周期平均化手段は、ウォブル１周器毎に平均周期の近似値を算出し、ウォブル信号とタイマーの位相誤差をタイマー設定値に反映することにより、記録クロックの安定性を高めた。 - 特許庁

In one error diffusion arithmetic circuit 901, the value of an error from an output value in quantizing the concerned pixel to be operated first is outputted to the other error diffusion arithmetic circuit 902 within the same clock timing.例文帳に追加

一方の誤差拡散演算回路９０１では、先に演算されるべき注目画素が量子化された際の出力値との誤差の値を、同じクロックタイミング内で別の誤差拡散演算回路９０２に出力する。 - 特許庁

Reception signals in both parabolic antennas are converted respectively into digital signals using a common sampling clock, and a mutual correlation value of both digital signals is found to obtain information of a performance evaluation value of the testing-objective parabolic antenna.例文帳に追加

そして、両パラボラアンテナの受信信号に対して、共通のサンプリングクロックでそれぞれデジタル信号に変換し、両デジタル信号の相互相関値を求めて、試験対象のパラボラアンテナの性能評価値の情報を得る。 - 特許庁

A time difference measurement section 22 measures the time difference between a data signal 101 and the clock signal 102, converts the time difference measured value into frequency data 103 including the measured value frequency, and stores the frequency data 103 in a frequency data storage memory 27.例文帳に追加

時間差測定部２２は、データ信号１０１とクロック信号１０２との時間差測定値を時間差測定し、測定値頻度を含んだ度数データ１０３に変換して、度数データ格納メモリ２７に格納する。 - 特許庁

A mask circuit 2 receives the sleep signal SLP and masks a clock A1 for operating a full-time operative internal circuit 3 in synchronization and will release the mask, only when a counting value for the counter circuit 1 reaches the designated value.例文帳に追加

マスク回路２は、スリープ信号ＳＬＰを受けて、常時動作内部回路３が同期して動作するためのクロックＡ１をマスクし、カウンタ回路１のカウント値が所定の値になったときのみ、マスクを解除する。 - 特許庁

A register 13 holds clock recovery information being a remainder resulting from dividing an accumulated value of clocks by a natural number N, and a register 17 holds a remainder resulting from dividing an accumulated value of clocks of a VCXO 25 by a natural number N.例文帳に追加

レジスタ１３は、クロックの累積値を自然数Ｎで除算した剰余であるクロック再生情報を保持し、レジスタ１７は、ＶＣＸＯ２５のクロックの累積値を前記自然数Ｎで除算した剰余を保持する。 - 特許庁

The method for compensating a frequency shift of an encoder includes a step (100) for deciding the value of a frequency of an input encoder signal, a step (130) for determining a value of the frequency shift by analyzing a clock signal of an encoder index and the input encoder signal, and a step (150) for generating a clock with compensated frequency shift by compensating the value of the frequency shift.例文帳に追加

エンコーダの周波数シフトの補償のための方法は、入力エンコーダ信号の周波数値を決定するステップ（１００）と、エンコーダインデックスのクロック信号と入力エンコーダ信号とを解析して、周波数シフトの値を決定するステップ（１３０）と、その周波数シフトの値を補償して、周波数シフトが補償されたクロックを生成するステップ（１５０）とを含む。 - 特許庁

In the image processing apparatus constituted by a plurality of integrated circuits for image processing having a proper clock oscillator, the power consumption is reduced by setting a power-saving set value, which is proper to each power-saving mode and is defined as a frequency division ratio having a greater value than a value set at a standard operation time, to the clock oscillator according to a mode selected by a user.例文帳に追加

固有のクロック発振器が搭載された画像処理用集積回路を複数含んで構成される画像処理装置において、標準運転時に設定される値よりも大きい値の分周比として定義され、各省電力モードに固有の省電力用設定値を、ユーザが選択したモードに応じて上記クロック発振器に設定することによって、消費電力を削減する。 - 特許庁

A counter 172 updates a count value C in response to the rising edge of reference clock signals S1 inputted from a clock signal generation circuit 171, and a latch signal output circuit 173 synchronizes start winning signals SS inputted from a start winning port switch 70 with the falling edge of the reference clock signals S1 and outputs latch signals SL to a random number value storage circuit 174.例文帳に追加

カウンタ１７２は、クロック信号生成回路１７１から入力される基準クロック信号Ｓ１の立ち上がりエッヂに応答して、カウント値Ｃを更新し、ラッチ信号出力回路１７３は、始動入賞口スイッチ７０から入力される始動入賞信号ＳＳを、基準クロック信号Ｓ１の立ち下がりエッヂに同期させて、ラッチ信号ＳＬを乱数値記憶回路１７４に出力する。 - 特許庁

In this clock compensation circuit for the synchronous bus in an information processor having a bus arbiter device 20 connected to the plurality of IO controllers 30, 40, the bus arbiter device 20 has a delay calculation circuit 110 calculating a delay value for compensating a clock, and delay addition circuits 150, 160 adding a delay to the clock distributed to each the input/output controller on the basis of the calculated delay value.例文帳に追加

複数のＩＯ制御装置３０、４０に接続されるバスアービタ装置２０を備えた情報処理装置における同期バスのクロック補整回路において、バスアービタ装置２０が、クロックを補整するためのディレイ値を算出するディレイ算出回路１１０と、算出したディレイ値に基づいて各入出力制御装置に分配するクロックにディレイを付加するディレイ付加回路１５０、１６０とを備える。 - 特許庁

Thus, even if a variation occurs in the transistor characteristics or the resistance value in individual device, the clock signal ADCK2 which shifted the phase of the basic clock signal ADCK1 can be supplied to the A/D converter to minimize the noise component.例文帳に追加

こうして、製造段階で、個々の装置毎にトランジスタ特性や抵抗値にバラツキが生じたとしても、各装置別に、ノイズ成分が最小になるように基本クロック信号ADCK1の位相をシフトしたクロック信号ADCK2をＡ/Ｄコンバータに供給できる。 - 特許庁

A first state transition section shifts 3-bit signals N154 to N156 in a direction depending on a value of data 112 in response to the leading of the clock, and outputs the signal subjected to holding and inversion by using the clock to first latch outputs N134 to N136.例文帳に追加

第１の状態遷移部は、クロックの立ち上がりに対応して、３ビット信号Ｎ１５４〜Ｎ１５６をデータ１１２の値で決まる方向に遷移し、クロックでホールドして反転した結果を第１のラッチ出力Ｎ１３４〜Ｎ１３６へ出力する。 - 特許庁

Then, the display apparatus 3 generates CTS by a clock regenerated by ACR and a TMDS clock received from the audio amplifier apparatus 2 through the HDMI, and transmits it through the auxiliary transmission line together with a frequency division ratio value N.例文帳に追加

そのうえで、ディスプレイ装置３は、ＡＣＲにより再生成したクロックと、オーディオアンプ装置２からＨＤＭＩ経由で受信したＴＭＤＳクロックによりＣＴＳを生成し、これを分周比値Ｎとともに補助伝送路経由で送信する。 - 特許庁

The delay circuit 130 of the first signal generator delays waveform data by the sampling clock according to the calculated value, and phase adjustment circuits 216 and 218 of the second signal generator delay the waveform data at the phase level of the sampling clock.例文帳に追加

この計算値に応じて、第１信号発生装置の遅延回路１３０は波形データをサンプリング・クロック単位で遅延し、第２信号発生装置の位相調整回路２１６及び２１８は波形データをサンプリング・クロックの位相レベルで遅延する。 - 特許庁

A second state transition section shifts 3-bit signals N134 to N136 in a direction depending on a value of data 113 in response to the leading of the clock, and outputs the signal subjected to holding and inversion by using the clock to first latch outputs N154 to N156.例文帳に追加

第２の状態遷移部は、クロックの立ち上がりに対応して、３ビット信号Ｎ１３４〜Ｎ１３６を、データ１１３の値で決まる方向に遷移し、クロックでホールドして反転した結果を第１のラッチ出力Ｎ１５４〜Ｎ１５６へ出力する。 - 特許庁

The resistance value of the resistance component R is set to a value causing a voltage drop so that when the power generator 100 outputs power generating current above a designated value, the voltage applied to the clock driving circuit 200 by the power generator 100 is not less than the lowest operation start voltage.例文帳に追加

そして、抵抗成分Ｒの抵抗値が、発電機１００が所定値以上の発電電流を出力したときに、発電機１００によって時計駆動回路２００に印加される電圧が最低動作開始電圧以上になるように電圧降下を発生する値に設定されている。 - 特許庁

A performance control board 80 sets a time counting value of a present date and time by RTCM (Real-Time Clock Module) as a standard value on the basis that a date/time standard value command is input from a connector 801 having a constitution and input with a performance control command.例文帳に追加

演出制御基板８０において、演出制御コマンドが入力される既存の構成であるコネクタ８０１から日時標準値コマンドを入力させることに基づいて、ＲＴＣＭ（リアルタイムクロックモジュール）による現在日時の計時値を標準値に設定する。 - 特許庁

By adding the calculated propagation delay from the L2SW2 to the ONU6 to a transmitted time stamp value, the time stamp value received by a base station 7 or a femtocell 8 includes the propagation delay to the ONU6, which makes it possible to synchronize a clock time timer by an absolute value.例文帳に追加

伝達されているタイムスタンプ値に、求めたＬ２ＳＷ２からＯＮＵまでの伝搬遅延を加えることによって、基地局７又はフェムトセル８側で受信されるタイムスタンプ値はＯＮＵ６までの伝搬遅延を繰りこんだ時刻となり、時刻タイマの絶対値の同期が可能となる。 - 特許庁

It also determines a second correction value, when the power supply to the device is cut, on the basis of a correction value for correcting the errors in frequency and the device outside temperature measured by an outside temperature sensor 4 for measuring the outside temperature of the device, and sets the value in a correcting means 1b of the real-time clock 1.例文帳に追加

また、装置電源を切断する際には、上記周波数誤差を補正するための補正値と、装置外の温度を測定する外部温度センサ４により測定される装置外温度に基づき第２の補正値を求めて、リアルタイムクロック１の補正手段１ｂに設定する。 - 特許庁

A delay circuit 761' delays a correlation signal c3 by one clock only, a comparator 762' compares a value A of an input signal (C) with a value B of an output signal of the delay circuit 761' and outputs a signal in response to the respective states.例文帳に追加

遅延回路７６１’は相関信号ｃ３を１クロックだけ遅延させ、比較器７６２’は入力信号ｃの値Ａと遅延回路７６１’の出力信号の値Ｂを比較し、それぞれの状態に応じた信号を出力する。 - 特許庁

When the word clock WCK has ideal sampling cycles, the value stored in the M detection register 52 is "1023", but if an error occurs, the value stored in the M detection register 52 is "1023" or below or "1024" and above.例文帳に追加

ワードクロックＷＣＫが理想的なサンプリング周期を有していればＭ検出レジスタ５２に記憶される値は「１０２３」になるが、誤差があればＭ検出レジスタ５２に記憶される値は「１０２３」未満あるいは「１０２４」以上になる。 - 特許庁

With an input of a net list 101, a path-specific delay factor setting step 104 sets a maximum value and minimum value of a delay factor depending on characteristics of each path, in clock paths of a data sending FF and data receiving FF.例文帳に追加

まず、ネットリスト１０１を入力とし、パス別遅延係数設定工程１０４によりデータ送り側ＦＦとデータ受け側ＦＦのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定する。 - 特許庁

The sensor device and the sensor device working time storage method are configured with the clock signal (5a) in the sensor device (1) being counted by counter (6), a counted value (6a) is stored in a memory means (2), and actual working time is stored by the count value (6a).例文帳に追加

本発明によるセンサー装置及びセンサー装置稼動時間記憶方法は、センサー装置(1)内のクロック信号(5a)をカウンタ(6)でカウントしてメモリ手段(2)にカウント値(6a)を記憶し、このカウント値(6a)によって実稼動時間を記憶する構成である。 - 特許庁

A setting value in one-bit or two-bits is stored in the delay setting register 16, and the first edge point is delayed by 1/2, 1/4, 2/4, or 3/4 clock period in response to the setting value.例文帳に追加

遅延設定レジスタ１６に１ビット又は２ビットの設定値を記憶させ、この設定値に応じて、１／２クロック周期だけ第１のエッジ点を遅延させたり、１／４、２／４、３／４クロック周期だけ第１のエッジ点を遅延させる。 - 特許庁

The control unit 10 gives the opportunity to measure a synchronous clock to all synchronous counters in the same timing, and individually feeds a reset signal for returning the measured value of the synchronous counter to the initial value to each synchronous counter.例文帳に追加

制御ユニット１０は、すべての同期カウンタに対して同一のタイミングで同期クロックの計測の契機を与えるとともに同期カウンタの計測値を初期値に戻すためのリセット信号を各同期カウンタに個別的に供給する。 - 特許庁

If the received impulse signal is a preamble signal, it is integrated by a second integrator 103, and a reset signal is outputted to a clock generating circuit 105 at such timing as the integrated value exceeds a preset threshold value.例文帳に追加

受信しているインパルス信号がプリアンブル信号である場合に、プリアンブル信号を第２の積分器１０３で積分し、積分した値が予め定められた閾値を越えたタイミングでクロック生成回路１０５にリセット信号を出力する。 - 特許庁

Furthermore, it is determined in such an operational status whether or not a control value X' of a VCXO 213 in a standby system 210 satisfies a relation of α'<X'<β' and determines fault of a reference clock 2a when the value is within the range, and the active system is operated as it is.例文帳に追加

また、この運用状態で予備系のシステム２１０のＶＣＸＯ２１３の制御値X’がα’＜X’＜β’にあるかを判定し、その範囲内にある場合には基準クロック２ａの異常と判定し、現用系のまま運用する。 - 特許庁