「clock value」に関連した英語例文の一覧と使い方(18ページ目) - Weblio英語例文検索

A method for reset procedure control sets a clock period of a timer Timer_Status_Prohibit to an appropriate value, so as to prevent an interference from a timer Timer_Status_Periodic against the count of a state variable VT(RST).例文帳に追加

リセット手続きを制御する方法は、状態変数ＶＴ（ＲＳＴ）のカウントに対するタイマＴｉｍｅｒ＿Ｓｔａｔｕｓ＿Ｐｅｒｉｏｄｉｃからの干渉を阻止するために、タイマＴｉｍｅｒ＿Ｓｔａｔｕｓ＿Ｐｒｏｈｉｂｉｔのクロック周期を適切な値に設定する。 - 特許庁

Synchronization between a mobile terminal device and a broadcasting station is established by preventing a time-lag between a STC value for reproduction which is a system time reference value for reproduction to be acquired by calculation from a received PCR value and the system clock of the terminal and a PTS value for audio which is presentation time information for audio reproduction for establishing synchronization after intentionally performing adjustment of an audio reproduction time.例文帳に追加

意図的に音声再生時間の調整を行い、受信したＰＣＲ値と端末のシステムクロックから計算で求まる再生用のシステム時刻基準値である再生用ＳＴＣ値と、同期を取るための音声再生用提示時刻情報であるＡｕｄｉｏ用ＰＴＳ値の時間のズレを無くす事で、携帯端末装置と放送局の同期を取る。 - 特許庁

Since a control current of the current quantity corresponding to a current set value can be supplied, even if the same number of pulses are counted a plural number of times by determining a desired current set value from the average value of first and second set values, cut-off frequency can be set finely, even if the frequency of reference clock is low, by setting the current value of control current finely.例文帳に追加

従って同じパルス数が複数回計数されても、第１、第２の設定値の平均値から所望の電流設定値を求め、その電流設定値に対応した電流量の制御電流を供給することができるので、基準クロックの周波数が低くても制御電流の電流値を細かく設定し、カットオフ周波数を細かく設定することができる。 - 特許庁

In the pixel clock generator, a high frequency wave clock generation section 1 generates a high frequency wave clock, a first edge detection section 2 detects an input first synchronous signal, a second edge detection section 3 detects a second synchronous signal, and a comparison section 5 compares a time interval between the detected first synchronous signal and the second synchronous signal with a targeting value, and then outputs an error.例文帳に追加

画素クロック生成装置においては、高周波クロック生成部１が高周波クロックを生成し、第１エッジ検出部２が入力する第１の同期信号を検出し、第２エッジ検出部３が第２の同期信号を検出し、比較部５が検出された第１の同期信号および第２の同期信号間の時間間隔と目標値とを比較して誤差を出力する。 - 特許庁

The microcomputer includes a means which inputs a clock generated by the CR oscillation circuit to a frequency dividing circuit that can select a frequency division ratio, sets a frequency division ratio, generates a reference period signal by a clock generated by a crystal oscillation circuit, and corrects a start time setting register value on the basis of a ratio of one period of a clock signal output from the frequency division circuit and the reference period signal.例文帳に追加

ＣＲ発振回路が生成するクロックを、分周比が選択可能な分周回路に入力し、分周比を設定するとともに、水晶発振回路が生成するクロックにより基準期間信号を生成し、分周回路からのクロック信号出力の１周期と、基準期間信号との比から、起動時間設定レジスタ値の補正を行う手段を備える。 - 特許庁

Accordingly, even if the spectrum of EMI noise emitted from a clock transmission channel 16 differs from a designed value, the EMI noise level of the clock transmission channel 16 in a state in which circuits are actually connected and the clock CLK1 is in transit is measured, and the frequency dividing ratio is adjusted so that a favorable spectrum is obtained, thereby permitting to surely suppress the EMI noise.例文帳に追加

したがって、クロック伝送路１６から放出されるＥＭＩノイズのスペクトラムが設計値と異なっていても、実際に回路間を接続してクロックＣＬＫ１を伝送した状態で前記クロック伝送路１６のＥＭＩノイズレベルを測定し、好ましいスペクトラムとなるように前記分周比を調整することで、前記ＥＭＩノイズを確実に抑制することができる。 - 特許庁

This pixel clock generating apparatus comprises a data region setting means for setting a data region based on a data region set value for determining a number of clock signals in the data region consisting of a plurality of continuous clock signals and a phase shift data setting means for setting phase shift data for executing the phase shift by each data region set by the data region setting means.例文帳に追加

本発明の画素クロック生成装置は、複数の連続したクロック信号から構成するデータ領域中のクロック信号の数を決定するデータ領域設定値に基づいてデータ領域を設定するデータ領域設定手段と、データ領域設定手段によって設定されたデータ領域毎に位相シフトを行う位相シフトデータを設定する位相シフトデータ設定手段とを有する。 - 特許庁

The digital camera 1 inquires of another device 105 about radio communication servicing of the clock data through the radiocommunication means, requests the device 105 for servicing through the radiocommunication means, acquires a clock data sent from the device 105 through the radiocommunication means, and sets the initial value of the time-measuring means on the basis of the clock data.例文帳に追加

ディジタルカメラ１は、時計データを無線送信するサービスの提供の有無を無線通信手段を通じて他の装置１０５に問い合わせ、サービスを提供する装置１０５にサービスの提供を無線通信手段を通じて要求し、サービスを提供する装置１０５から送信された時計データを無線通信手段を通じて取得し、この時計データに基づいて計時手段の初期値を設定する。 - 特許庁

Clock signals for generating the random number output from a clock signal output circuit provided in the random number circuit are frequency-divided in a frequency divider circuit provided in a monitoring circuit and then input to a reset IC with a watchdog, and when a timer value in a watchdog circuit reaches a final value and timeout comes, abnormality signals are turned to an on state, output and input to the microcomputer for game control.例文帳に追加

また、乱数回路が備えるクロック信号出力回路から出力される乱数生成用のクロック信号を、監視回路が備える分周回路にて分周した後にウォッチドッグ付リセットＩＣに入力し、ウォッチドッグ回路におけるタイマ値が最終値に達してタイムアウトすると、異常信号をオン状態として出力し、遊技制御用マイクロコンピュータに入力させる。 - 特許庁

In the four-phase clock signal preparation system 1, according to a preset program 4, a CPU 3 outputs a signal when the count value of clock signals of an oscillator 2 by a counter 5 becomes a preset comparative value and corresponding to the output from this counter 5, pattern data stored in a memory 6 are selectively read out and outputted to an external interface 8 by a direct memory access controller 7.例文帳に追加

４相クロック信号作成システム１においては、ＣＰＵ３が予め設定されたプログラム４にしたがって、カウンタ５による発振子２のクロック信号のカウント値が予め設定された比較値になると出力し、このカウンタ５からの出力により、ダイレクトメモリアクセスコントローラ７がメモリ６に格納されているパターンデータを選択して読み出して、外部インターフェース８に出力する。 - 特許庁

A counter 73 updates the counted value C in response to the starting edge of a reference clock signal SO inputted from a first selector 71, and a latch signal output circuit 78 synchronizes a start winning signal SS inputted from a start winning hole switch 70 with the starting edge of the reference clock signal SO and outputs a latch signal SL to a random number value storage circuit 79.例文帳に追加

カウンタ７３は、第１のセレクタ７１から入力される基準クロック信号Ｓ０の立ち上がりエッヂに応答して、カウント値Ｃを更新し、ラッチ信号出力回路７８は、始動入賞口スイッチ７０から入力される始動入賞信号ＳＳを、基準クロック信号Ｓ０の立ち下がりエッヂに同期させて、ラッチ信号ＳＬを乱数値記憶回路７９に出力する。 - 特許庁

A switch depression detecting circuit 12 checks whether the switch has been depressed, a counter circuit 14 is synchronized with a clock signal generated by a clock circuit 13 and counts a switch depression period detected by the detection circuit 12, and a reset signal generation circuit 16 outputs a reset signal to an on-vehicle system 15, when the counted value at that time reaches a fixed value.例文帳に追加

スイッチ１１が押下されているか否かをスイッチ押下検出回路１２で検出し、カウンタ回路１４がクロック回路１３で生成されたクロック信号に同期してスイッチ押下検出回路１２で検出されているスイッチ押下時間をカウントし、このときのカウント値が一定値に達すると車載システム１５に対しリセット信号生成回路１６からリセット信号を出力する。 - 特許庁

When the remaining value is below the stipulated value, operation mode of the camera is switched automatically to power saving mode to give top priority to ensure the quantity of images taken by, for example, increasing the frequency of the operating clock of the CPU.例文帳に追加

そして、バッテリ残量が規定値を下回っていれば、たとえばＣＰＵの動作クロックの周波数を低下させる等、この電子カメラの動作モードを、撮影枚数の確保を最優先とすべく消費電力を抑えるための省電力モードに自動的に切り替える。 - 特許庁

Each of the slave devices 12 receives the synchronous packet, calculates the difference between a cumulative time stamp value To of the master device 11 and a cumulative time stamp value Ti of the slave device 12 itself, and adjusts the frequency of a variable frequency clock source 20 according to the difference (To-Ti).例文帳に追加

スレーブ装置１２は、上記同期パケットを受信し、マスター装置１１の累計タイムスタンプ値Ｔｏとスレーブ装置１２自身の累計タイムスタンプ値Ｔｉとの差分を算出し、差分（Ｔｏ−Ｔｉ）に応じて、周波数可変クロック源２０の周波数を調整する。 - 特許庁

A pulse judging section 3 integrates the calculated weights for every basic clock, outputs one pulse whenever the integrated value reaches a pulse outputting unit, and similarly starts the integration for the next pulse output by subtracting the pulse output unit from the integrated value.例文帳に追加

パルス判定部３は、算出された重みを、基本クロック毎に積算して、この積算値がパルス出力単位に達する毎にパルス１個を出力し、この積算値からパルス出力単位を減算して、次のパルス出力のための積算を同様に開始する。 - 特許庁

The timing adjustment circuit 4 executes an adjustment process of the timing at which the transport packet is input to the clock generation circuit 5 based on a counter value (signal S26) output from the counter 26 and a time stamp value (signal S24B) attached to the transport packet.例文帳に追加

タイミング調整回路４は、カウンタ２６から出力されたカウンタ値（信号Ｓ２６）と、トランスポートパケットに付加されているタイムスタンプ値（信号Ｓ２４Ｂ）とに基づいて、そのトランスポートパケットをクロック生成回路５に入力するタイミングの調整処理を実行する。 - 特許庁

An adder means adds the N-bit count value from the up/down counter and the N-bit addition output as the value of a 1st addition result together in specific arithmetic cycles and outputs the carry output pulse of the most significant digit of the addition as the system clock.例文帳に追加

加算手段が上記アップダウンカウンタからのＮビットのカウント値と前回の加算結果の値である（Ｎ＋１）ビットの加算出力値とを所定の演算周期で加算して、その加算結果の最上位のキャリー出力パルスをシステムクロックとして出力する。 - 特許庁

The CPU2 reflects a secular change in a resistance value of a resistor R1 in a CR oscillator 14 by measuring the terminal voltage of the resistor 22, and corrects the multiplication number set value FMULR of a clock signal CLK of a CR oscillation circuit 8 on the basis of that change.例文帳に追加

ＣＰＵ２は、抵抗器２２の端子電圧を測定することでＣＲ発振器１４内の抵抗器Ｒ１の抵抗値の経年変化を反映し、この変化に基づいてＣＲ発振回路８のクロック信号ＣＬＫの逓倍数設定値ＦＭＵＬＲを補正する。 - 特許庁

The simulation processing part performs the count processing of a count value based on a gradation clock, and inputs the data of a PWM data signal from the display driver model to a display panel model, and specifies the changing point of the PWM data signal, and acquires the count value corresponding to the specified changing point, and obtains the gradation data of the PWM data signal based on the acquired count value.例文帳に追加

シミュレーション処理部は、階調クロックに基づきカウント値のカウント処理を行い、表示ドライバモデルからのＰＷＭデータ信号のデータを表示パネルモデルに入力し、ＰＷＭデータ信号の変化点を特定し、特定された変化点に対応するカウント値を取得し、取得されたカウント値に基づいて、ＰＷＭデータ信号の階調データを求める。 - 特許庁

The mask control means comprises a counter for counting input clock signals of predetermined frequency, and the mask period correcting means controls to charge the count value of the counter, based on the value of the counter, upon receipt of the signals from the input and output of the gate means, as the value of the counter is inputted.例文帳に追加

また、マスク制御手段はあらかじめ定められた周波数のクロック信号を入力してカウントするカウンタを備え、前記マスク周期補正手段は該カウンタの値を入力して、前記ゲート手段の入力側あるいは出力側の信号を受けた際の前記カウンタの値に基づいて前記カウンタの値を変更するように制御する。 - 特許庁

METHOD AND DEVICE OF GENERATING INFORMATION CLOCK, METHOD AND DEVICE OF EXPOSING ORIGINAL DISK OF OPTICAL DISK, CLV MULTI-VALUE RECORDING METHOD FOR DEVICE OF EXPOSING ORIGINAL DISK OF OPTICAL DISK, CLV MULTI-VALUE RECORDING METHOD FOR OPTICAL DISK DRIVE, OPTICAL DISK DRIVE, FORMAT OF OPTICAL DISK MEDIA, AND REPRODUCING METHOD OF MULTI-VALUE INFORMATION OF OPTICAL DISK MEDIA AND CLV FORMAT例文帳に追加

情報クロックの生成方法，情報クロックの生成装置，光ディスク原盤露光方法，光ディスク原盤露光装置のＣＬＶ多値記録方法，光ディスク原盤露光装置，光ディスクドライブ装置のＣＬＶ多値記録方法，光ディスクドライブ装置，光ディスクメディアにおけるフォーマット，光ディスクメディアおよびＣＬＶフォーマットの多値情報の再生方法 - 特許庁

The reference clock is extracted during a period (reference period) from fall-down of the fraction pulse X until fall-down of the fraction pulse Y to generate the number of clocks, and the reference period is set as a fixed value.例文帳に追加

さらに、端数パルスＸが立ち下がり端数パルスＹが立ち下がるまでの間（基準周期）の基準クロックを抜き出してクロック数Ｎを生成し、基準周期を固定値として設定する。 - 特許庁

In a device for generating the pixel clock, a time interval between two or more of horizontal synchronizing signals is detected by a detecting section 3 and a difference between the time interval and a targeting value is obtained by a comparing section 4.例文帳に追加

その画素クロックを生成するための装置において、２以上の水平同期信号間の時間間隔を検出部３が検出され、その時間間隔と目標値との差が比較部４で求められる。 - 特許庁

When a start lever is operated, random numbers generated by a random-number generating circuit 115, being composed of two bytes counter circuit which adds up a value of one each at every time a clock pulse is inputted, are loaded into RAM 112.例文帳に追加

スタートレバーが操作されると、クロックパルスが入力される度に値が１ずつ加算される２バイトのカウンタ回路からなる乱数発生回路１１５の発生する乱数がＲＡＭ１１２に取り込まれる。 - 特許庁

In synchronism with a serial clock signal SCK, the PWM value is serially transferred from the DSP 51 to 96 channels of shift registers 54, and also A-D values of the shift registers 54 are serially transferred to the DSP 51.例文帳に追加

シリアルクロック信号ＳＣＫに同期して、９６チャンネル分のシフトレジスタ５４に、ＤＳＰ５１からＰＷＭ値がシリアル転送されると共に、シフトレジスタ５４のＡ／Ｄ値がＤＳＰ５１にシリアル転送される。 - 特許庁

An up/down-counter 9 increments or decrements by one, on the basis of the speed code, and a clock- adjustment timing circuit 10 controls the circuit 4, on the basis of a count value B1 and a code B2 of the up/down-counter 9.例文帳に追加

アップダウンカウンタ９はこの速度符号に基づいて、カウントアップまたはカウントダウンし、そのカウント値Ｂ１と符号Ｂ２に基づいて、クロック調整タイミング回路１０が分周回路４の制御を行う。 - 特許庁

When input is not the first dial key 38 and the clock time of the timer 19 passes time T2 being the second prescribed value, the timer 19 is not reset (S15;NO and S19:YES).例文帳に追加

また、最初のダイヤルキー３８の入力でなく、且つタイマ１９の計時時間が第２所定値である時間Ｔ２を経過している場合は、タイマ１９をリセットしない（Ｓ１５：ＮＯ、Ｓ１９：ＹＥＳ）。 - 特許庁

The power source supply means 4 changes the voltage value of a power source for powering the clock generating circuit 1 and the logical circuit 2, based on a control signal CNT from a power source control means 31.例文帳に追加

電源供給手段４は電源制御手段３１からの制御信号ＣＮＴに基づいて、クロック生成回路１及び論理回路２に供給する電源の電圧値を変化させる。 - 特許庁

A control CPU18 reads the count value of the up counter 21 via an image print setting register 19 and determines whether or not a normal reference clock CLK1 for image printing is supplied.例文帳に追加

制御用ＣＰＵ１８は、画像印字設定レジスタ１９を介して、アップカウンタ２１のカウント値を読み取り、正常な画像印字用の基準クロックＣＬＫ１が供給されているか否かを判定する。 - 特許庁

In the first DA conversion section 302, a lower bit control section 330 performs a frequency dividing operation and selects a low-order current source cell 533 of a weighting current value using a 1/2^k frequency-divided clock.例文帳に追加

第１ＤＡ変換部３０２において、下位ビット制御部３３０は、分周動作を行ない１／２＾ｋ分周クロックを使用して重付け電流値の下位電流源セル５３３を選択する。 - 特許庁

By identifying whether the first half of one cycle of the clock is the voltage level Vx/2 or level '0+', a slave station output part 14 extracts the value of the control signal and supplies it to a part 16 to be controlled.例文帳に追加

子局出力部１４は、クロックの１周期の前半が電圧レベルＶｘ／２又はレベル０＋かを識別することにより、制御信号の値を抽出して被制御部１６に供給する。 - 特許庁

To achieve power saving in an incorporated system by setting a clock frequency of a CPU to a necessary minimum value even when a plurality of applications overlap to use hardware resources.例文帳に追加

複数のアプリケーションが重複してハードウェア資源を使用する場合にあっても、ＣＰＵのクロック周波数を必要最小限の値に設定することにより、組み込みシステムの省電力化を図る。 - 特許庁

Therefore, the PLL 10 is normal, if a count value of the counter 34 takes N×M when an enable signal EN having M cycle pulse-width of an external clock signal ECK is given to a control terminal 33.例文帳に追加

従って、外部クロック信号ＥＣＫのＭ周期のパルス幅を有するイネーブル信号ＥＮを制御端子３３に与え、カウンタ３４のカウント値がＮ×Ｍとなれば、ＰＬＬ１０は正常である。 - 特許庁

When a clock signal is inputted to the CLK/TRG2 terminal, the value of a timer counter register CLK/TRG2 (counter of the channel 2 of CTC) stored in the payout control CPU is counted down.例文帳に追加

ＣＬＫ／ＴＲＧ２端子にクロック信号が入力されると、払出制御用ＣＰＵに内蔵されているタイマカウンタレジスタＣＬＫ／ＴＲＧ２（ＣＴＣのチャネル２のカウンタ）の値がダウンカウントされる。 - 特許庁

Further, the phase-locked loop adds errors of each facet to the mean time value and uses the result to correct the frequency of a pixel clock generator for both the reference frequency error and the errors for every facets.例文帳に追加

またフェーズロックループは、各ファセットの誤差を平均時間値に加算し、その結果を使用して、参照周波数誤差及びファセット毎の誤差の両方のために画素クロック発信器の周波数を補正する。 - 特許庁

A pulse count value p as the number of the multiplied pulse 20 in the period T and a pulse period d as the number of the high-speed clock 28 in a predetermined section of the multiplied pulse 20 are read by this operation processing.例文帳に追加

この処理で、周期Ｔにおける逓倍パルス２０の数であるパルスカウント値ｐと、逓倍パルス２０のうち所定の区間における高速クロック２８の数であるパルス周期ｄを読み込む。 - 特許庁

The amplification factor of a PGA (programmable gain amph) 13 is controlled by a count value of a counter 12 which performs a counting action corresponding to a clock ADCK which is the sampling signal generated by the frequency synthesizer 11.例文帳に追加

この周波数シンセサイザ１１によって生成されるサンプリング信号であるクロックＡＤＣＫに応じてカウント動作を行うカウンタ１２のカウント値によって、ＰＧＡ１３の増幅率を制御する。 - 特許庁

A clock control part 26 controls a voltage controlled quartz oscillator 27 on the basis of the mean value calculation result and a data processing part 23 demodulates sound data by the controlled clocks.例文帳に追加

この平均値の算出結果に基づいてクロック制御部２６は電圧制御水晶発振器２７を制御し、制御されたクロックによりデータ処理部２３で音声データの復号化処理を行なう。 - 特許庁

As a feature of this invention, a pulse compression unit for adjusting a half-value width of pulse time waveform of an optical pulse signal 19, which is entered in the multi-rate clock signal extractor 112, is provided.例文帳に追加

この装置の特徴は、マルチレートクロック信号抽出装置に入力された光パルス信号19のパルスの時間波形の半値幅を調整するためのパルス圧縮部が具えられている点である。 - 特許庁

An IC chip 40 is provided with a first detection means 10 to detect the frequency of a clock supplied from outside and a second detection means 20 to detect a value of voltage supplied from outside.例文帳に追加

ＩＣチップ４０に外部から供給されるクロック周波数を検出する第１の検出手段１０と、外部から供給される電圧値を検出する第２の検出手段２０とを設ける。 - 特許庁

This digital frequency value is converted into an analog voltage in a D/A converter 104, and a VCO 105 outputs a synchronization clock of a frequency corresponding to a voltage to be outputted from the D/A converter 104.例文帳に追加

このデジタル周波数値は、Ｄ／Ａ変換器１０４でアナログ電圧に変換され、ＶＣＯ１０５は、Ｄ／Ａ変換器１０４が出力する電圧に応じた周波数の同期クロックを出力する。 - 特許庁

Concerning digital input luminance data Yin, in a primary difference detecting circuit 10, an absolute value A and the polarity of a primary difference, which is the difference of data values between a certain pixel and a pixel preceding for one clock, are detected.例文帳に追加

１次差分検出回路１０で、デジタル入力輝度データＹｉｎにつき、ある画素と１クロック前の画素との間のデータ値の差分である１次差分の絶対値Ａと極性を検出する。 - 特許庁

Clock display is performed while performing reduction in power consumption of the mobile electronic device 1, and an added value is given without spoiling main functions of the mobile electronic device 1.例文帳に追加

携帯型電子機器１の省電力化を実現しながら、時計表示を行わせることが可能になり、携帯型電子機器１の主たる機能を損なうことなく付加価値を付与することができる。 - 特許庁

Then, by delaying a clock for the start position value SP from the reference timing TM, actual recording start timing ST is generated to record data in synchronization with the recording start timing ST.例文帳に追加

そして、基準タイミングＴＭからスタートポジション量ＳＰ分のクロックを遅延させることにより、実際の記録開始タイミングＳＴを発生させ、この記録開始タイミングＳＴに同期してデータの記録を行う。 - 特許庁

By setting N1 and N2 at values close to each other values, the bit width of the counter 12 can be made small and a duty ratio of the clock signal CLKOUT 2 can be close to a value of 50%.例文帳に追加

Ｎ１とＮ２とを近い値に設定することにより２進ダウンカウンタ１２のビット幅を小さくすることができるとともに、クロック信号ＣＬＫＯＵＴ２のデューティ比を５０％に近づけることができる。 - 特許庁