「clock value」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

When the slip of the data is generated due to the hold time fault caused by a clock skew and non-coincidence between the test result and the expected value is generated, the circuit 400 specifies the generated position of the data slip and controls the clock delay by a control signal for a delay control selector.例文帳に追加

そして、クロックのスキューによるホールド・タイム違反によるデータのすり抜けが発生しテスト結果と期待値に不一致が発生した場合、比較制御回路４００は、データのすり抜けが発生した箇所を特定し、遅延調整セレクタ用制御信号によりクロックの遅延を調整する。 - 特許庁

A timing adjustment circuit 40 inputs the first transport packets to a clock generation circuit 41 at first timing, and inputs the third transport packets to the clock generation circuit 41 at second timing, where time corresponding to the value of the gap information passes from the first timing.例文帳に追加

タイミング調整回路４０は、第１のタイミングにおいて、第１のトランスポートパケットをクロック生成回路４１に入力し、第１のタイミングから、ギャップ情報の値に対応する時間が経過した第２のタイミングにおいて、第３のトランスポートパケットをクロック生成回路４１に入力する。 - 特許庁

The operation clock of a variable frequency divider 22 is set at a value two times the operation clock of the variable divider 16, and is increased or decreased by one frequency division with respect to a normal frequency division ratio twice a phase comparison cycle, depending on a result of phase comparison in the phase comparator 10.例文帳に追加

可変分周器２２の動作クロックは可変分周器１６の動作クロックの２倍に設定され、位相比較器１０での位相比較結果に応じて、位相比較周期ごとに２回、通常の分周比に対して１分周増加または１分周減少される。 - 特許庁

This system comprises a random number generation means; a means for changing a waiting time depending on the value of a random number generated by the random number generation means; a clock output means for outputting at least two kinds of clocks; and an operation module operated by the clocks outputted by the clock output means.例文帳に追加

乱数発生手段、乱数発生手段の発生した乱数の値によってウエイトする時間を変化させる手段、少なくとも２種類のクロックを出力するクロック出力手段、クロック出力手段の出力するクロックで動作する動作モジュールを有する。 - 特許庁

The management terminal 20 calculates an error between the date and time clocked by the clock part 15 sent from the meter 10 and the date and time managed by a standard clock part 25, and transmits the standard date and time to the meter 10 only when the error is determined to be larger than a prescribed value.例文帳に追加

管理端末２０は、計量器１０から送られてくる時計部１５が計時する日時と標準時計部２５が管理する日時との誤差を算出し、その誤差が所定値以上であると判断する場合のみ、計量器１０に標準日時を送信する。 - 特許庁

To provide a technology which eliminates the need for altering the value of a set register in a display control section even if a reference clock for image display such as a dot clock is altered in a semiconductor integrated circuit device having a display control section generating a sync signal for image display.例文帳に追加

画像表示用同期信号を生成する表示制御部を有する半導体集積回路装置において、ドットクロック等の画像表示用基準クロックが変更になっても、表示制御部の設定レジスタの値を変更する必要がなくなる技術を提供する。 - 特許庁

The PTS replacing section 51 calculates a new clock corresponding to the STC A with respect to the PTS corresponding to the STC B on the basis of a difference (deviation) between the recovered STC A and STC B and adds the clock value to the transport packet from the encoder 12 in place of the PTS corresponding to the STC B added to the transport packet from the encoder 12.例文帳に追加

PTS付替部５１は、再生したSTCＡとSTCＢとの差（ずれ）に基づいて、STCＢに対応するPTSの、STCＡに対応する新たなクロック値を算出して、それを、エンコーダ１２からのトランスポートパケットに付加されている、STCＢに対応するPTSに代えて、トランスポートパケットに付加する。 - 特許庁

During a resistance welding work, an inverter 10 is switching-controlled in a secondary current peak value mode according to a welding current detecting signal E_W given from the welding current detecting circuit 30 and a clock signal CK of an inverter frequency (e.g., 5 kHz) given from a clock circuit 34.例文帳に追加

そして、通電時間中は、溶接電流検出回路３０より与えられる溶接電流検出信号Ｅ_Wとクロック回路３４より与えられるインバータ周波数（たとえば５ｋＨｚ）のクロック信号ＣＫとに応じて、二次側電流ピーク値方式でインバータ１０をスイッチング制御する。 - 特許庁

To obtain a stable symbol clock by a small operation amount even in a multi-valued FSK (Frequency Shift Keying) demodulated signal when sampling the FSK demodulated signal and regenerating demodulated data from an amplitude value of obtained symbol data.例文帳に追加

ＦＳＫ復調信号をサンプリングし、得られたシンボルデータの振幅値から復調データを再生するにあたって、多値でも少ない演算量で安定したシンボルクロックを得る。 - 特許庁

To provide a phase-locked loop (PLL) circuit capable of reducing a phase error amount, without being restricted in a value of a period of a sampling clock, for a horizontal synchronizing signal to be input.例文帳に追加

入力される水平同期信号に対して、サンプリングクロックの周期の値に制約されることなく、位相誤差量を低減することができるフェーズロックドループ回路を提供する。 - 特許庁

The device for designing the semiconductor integrated circuit includes: an arrangement part 1; a timing-analyzing part 2; a clock line-wiring part 3; a logic wiring part 4; a library 5; and a set value-acquiring part 6.例文帳に追加

半導体集積回路の設計装置は、配置部１と、タイミング解析部２と、クロックライン配線部３と、ロジック配線部４と、ライブラリ５と、設定値取得部６とを備えている。 - 特許庁

A value that indicates a minimum number of cycles of a clock signal that are to transpire between successive accesses to any one of storage resources may be received and stored within a configuration circuit of the memory device.例文帳に追加

記憶リソースのいずれか１つに連続アクセスを行う間に生じることになるクロック信号の最小サイクル数を示す値は、メモリ装置の構成回路内で受信および記憶する。 - 特許庁

A route retrieval part 40 retrieves the route to minimize the total value of CO2 discharged amount at the passage clock time of each link from among routes from the departure to the destination.例文帳に追加

経路探索部４０によって、出発地から目的地までの経路のうち、各リンクの通過時刻におけるＣＯ２排出量の合計値が最小となる経路を探索する。 - 特許庁

This PLL circuit has a phase comparator 3 for comparing an inputted time stamp with a frequency division value of a reproduced clock, an up/down counter 5, an adder 6 for feedbacking an output and an analog PLL 7.例文帳に追加

入力されるタイムスタンプと再生クロックの分周値を比較する位相比較器３と、アップダウンカウンタ５と、出力をフィードバックした加算器６と、アナログＰＬＬ７を有する。 - 特許庁

On the basis of a reference clock, for example, the cycle of an input signal A is counted by a counter circuit 13 of a cycle-measuring circuit part 11 and that count value C is latched by a latch circuit 14.例文帳に追加

たとえば、基準クロックをもとに、入力信号Ａの周期を周期計測回路部１１のカウンタ回路１３でカウントし、そのカウント値Ｃをラッチ回路１４でラッチする。 - 特許庁

Immediately after a peak value of a received signal from an object of distance measurement O is detected, or after a few times later sampling with a sample clock, a sample hold circuit 10 stops sampling.例文帳に追加

距離測定対象物０からの受信信号のピーク値が検出された直後または数回後のサンプルクロックによるサンプリングを最後にサンプルホールド回路１０はサンプリングを停止する。 - 特許庁

When noise is applied to the external clock and the number of external clocks is different from a predetermined value, the reading/writing control section performs next reading and writing without switching between the line memories.例文帳に追加

外部クロックにノイズが加わることにより、外部クロック数が予め定められた値と異なれば、読出書込制御部はラインメモリの切り換えをしないで、次の読み出しと書き込みを実行する。 - 特許庁

An parallel type of A/D conversion circuit 200 translates an analog voltage VIN to a digital value DOUT for every predetermined periods by a clock signal CLK, using chopper version comparators 1-7.例文帳に追加

並列型のＡ／Ｄ変換回路２００は、チョッパ型コンパレータ１〜７を用いて、アナログ電圧ＶＩＮをクロック信号ＣＬＫにより所定周期毎にデジタル値ＤＯＵＴに変換する。 - 特許庁

The pull-up circuit 12 obtains data that is synchronized with a clock signal and inputted as a pull-up control signal, and makes pull-up of output data when the pull-up control signal is one value.例文帳に追加

プルアップ回路１２は、クロック信号に同期して入力されるデータをプルアップ制御信号として取り込み、プルアップ制御信号が一方の値の時に出力データをプルアップする。 - 特許庁

Further, the random pulse train generating circuit is provided with a feedback path (15, 16) for frequency-dividing the outputted random pulse train and varying the reference value and the clock frequency used for sampling and holding depending on the magnitude of the frequency.例文帳に追加

さらに、出力されるランダムパルス列を分周し、その周波数の高低に応じて基準値やサンプルホールド時のクロック周波数を変化させるる帰還路（１５，１６） を備える。 - 特許庁

A regulator 27 calculates the dutycycle of the signal So based on the clock numbers N1 and N2, and sets a reference instruction value Dr so that the dutycycle approximates to the reference dutycycle (50%).例文帳に追加

調整器２７は、クロック数Ｎ１とＮ２に基づいて信号Ｓｏのデューティ比を演算し、このデューティ比が基準のデューティ比（５０％）に近づくように基準指令値Ｄｒを設定する。 - 特許庁

It is inputted as an initial value of a clock function circuit 21 already mounted on the image pickup device, and thus the accurate time can be mixed in a picked-up video signal.例文帳に追加

そして、撮像装置に既に搭載されている時計機能回路２１の初期値として入力することにより、正確な時刻を撮影した映像信号に混合することが可能となる。 - 特許庁

To provide a semiconductor integrated circuit capable of easily and highly accurately confirming that the output frequency of an included clock generation circuit has a desired value.例文帳に追加

内蔵されているクロック発生回路の出力周波数が所望の値を有することを容易、高精度に確認できる半導体集積回路を提供することを目的とする。 - 特許庁

Thus, a deviation from the phase comparison of one preceding clock is calculated, and the setting value of a D/A converter 12 for outputting a VCO control voltage is changed by the calculated error.例文帳に追加

これにより、１クロック前の位相比較からのずれを算出し、ＶＣＯ制御電圧を出力するＤ／Ａ変換器12の設定値を、算出した誤差分だけ変動させる。 - 特許庁

When the video data of the undiscriminatable resolution are input, a CPU 12a displays a video data input screen for causing the arbitrary resolution and a value of a pixel clock to be input on the screen.例文帳に追加

解像度が判別されない映像データが入力された際、ＣＰＵ１２ａは、画面上に任意の解像度とピクセルクロックの値とを入力させる映像データ入力画面を表示する。 - 特許庁

The timing calculation section 18 calculates time difference between performance start timing and performance information acquiring timing by difference from the reference clock, and outputs it to a data superimposing section 15 as an offset value.例文帳に追加

タイミング計算部１８は、演奏開始タイミングと演奏情報の取得タイミングとの時間差を、基準クロックとの差分で計算し、オフセット値としてデータ重畳部１５に出力する。 - 特許庁

A transmission side circuit 10 counts the transfer clock CKT by a counter 18, and performs the time-division multiplexing of the transmission data Si based on the count value for outputting transfer data TXD.例文帳に追加

送信側回路１０では、カウンタ１８で転送クロックＣＫＴをカウントし、カウント値に基づいて送信データＳｉを時分割多重化して転送データＴＸＤを出力する。 - 特許庁

To sufficiently save the power of the programmable logical circuit as a whole or reduce the calorific value of the whole circuit while maintaining the processing rate of the circuit without generating a clock skew.例文帳に追加

プログラマブル論理回路において、クロックスキューを発生させることなく回路の処理速度を保ちつつ、回路全体としての十分な省電力化ないし発熱量の低減を図る。 - 特許庁

An HSLD unit 6 adjusts the clock latency of flip-flop so as to make it earlier than the current design value within a range not causing a timing violation, based on the calculated setup slack.例文帳に追加

ＨＳＬＤ部６は、算出したセットアップスラックに基づいて、タイミング違反を起こさない範囲で、フリップフロップのクロックレイテンシを現在の設計値よりも早める方向に調整する。 - 特許庁

The time timer 1 is so constituted as to output a signal of the time clocked by the real time clock 11 and a signal of the counted value counted by the millisecond counter 13 to the outside.例文帳に追加

そして、時刻タイマ１を、リアルタイムクロック１１が計時している時刻の信号と、ミリ秒カウンタ１３が計数している計数値の信号と、を外部に出力するように構成する。 - 特許庁

The counter value is then converted by a digital-to-analog converter into the VCO control voltage for adjusting the frequency of the primary clock signal generated by the voltage-controlled oscillator.例文帳に追加

カウンタ値は、次に電圧制御式発振器により発生された１次クロック信号の周波数を調節するためにデジタル／アナログ変換器によってＶＣＯ制御電圧に変換される。 - 特許庁

When this clock synchronization circuit is applied to the respective plural programs, the error of counting the time of passing through the device and re-stamping the PCR value of the PCR packet is not generated.例文帳に追加

複数の番組それぞれに対しこのクロック同期回路を適用すると装置内を通過する時間を計ってＰＣＲパケットのＰＣＲ値を再スタンピングする誤差が生じない。 - 特許庁

In the display control circuit 200, an operating state inspection part 24 inspects the value of the output end signal OUT as needed based on the start pulse signal SP and clock signal CK.例文帳に追加

表示制御回路２００内の動作状態検査部２４では、スタートパルス信号ＳＰとクロック信号ＣＫとに基づいて、随時、出力端信号ＯＵＴの値が検査される。 - 特許庁

To lower the power consumption of a portable terminal or the like so as to satisfy use time by controlling a processor by the absolute minimum clock supply amount and current value.例文帳に追加

必要最小限なクロック供給量及び電流値でプロセッサを制御することにより、使用時間を満たすように携帯端末等の低消費電力化を実現すること。 - 特許庁

When the determination section determines that the signal is smaller than the reference value, the frequency changing section decreases the clock frequency, reduces the processing speed of the main ECU, and reduces power consumption.例文帳に追加

信号が基準値よりも小さいと判定部で判定されたとき、周波数変更部がクロックの周波数を低くし、主ＥＣＵの処理速度を遅くして、消費電力を低減する。 - 特許庁

This electronically-controlled mechanical clock is configured so that the metric dimension L1 between the bottom board 3 of a magnetic body and a rotor magnet 13a is set to the value of 1.5 or more as a gap G1 between the rotor magnet 13a and a stator 21.例文帳に追加

磁性体である地板３とロータ磁石１３ａとの距離寸法Ｌ１をロータ磁石１３ａとステータ２１とのギャップＧ１の１．５倍以上に設定した。 - 特許庁

The first set value is output from the Q-terminal of the second D-FF 44, when the first second timing signal is input into a clock terminal of the second D-FF 44.例文帳に追加

１つ目の第２のタイミング信号が第２のＤ−ＦＦ４４のクロック端子に入力されたときに、第２のＤ−ＦＦ４４のＱ端子から１つ目の設定値が出力される。 - 特許庁

To provide an integral type analog/digital converter that uses a low frequency analog/digital conversion clock in order to monitor and measure an integral value of battery charging/discharging currents with low power consumption and extended dynamic range.例文帳に追加

バッテリーの充放電電流の積算値を監視、計測するために、低周波のＡ／Ｄ変換用クロックを使用しながら低消費電力化を図り且つダイナミックレンジを拡大すること。 - 特許庁

To provide a semiconductor apparatus and the like capable of adjusting a clock skew amount to a value by which timing errors do not occur even if a power source voltage VDD2 is changed.例文帳に追加

電源電圧ＶＤＤ２が変更される場合においても、クロックスキュー量をタイミングエラーが発生しない値に調整することが可能な半導体装置等を提供すること。 - 特許庁

Since the multiple f for a cam signal is a value acquired so that a ratio of the angle to the multiple is not changed between before and after the change, the multiplied clock period is not changed between before and after the change.例文帳に追加

カム信号用の逓倍数ｆは、その変更前後で角度と逓倍数との比が変化しないように求められた値であるため、その変更前後で逓倍クロックの周期は変わらない。 - 特許庁

When mask signal generating parts SG11 to SG14 generate mask signals in synchronous with the cycle clock, the serial patterns including the information showing the expected value X can be generated in real time.例文帳に追加

ここで、マスク信号発生部ＳＧ１１〜ＳＧ１４がサイクルクロックに同期してマスク信号を発生すると、期待値「Ｘ」を示す情報を含むシリアルパターンをリアルタイムで生成することができる。 - 特許庁

In this case, the amount of fundamental delay Δ is a value dividing a period T_OUT of the output clock signal C_OUT by a phase resolution Nr of the phase interpolator 15 (that is, it is T_OUT/Nr).例文帳に追加

ここで、基本遅延量Δは、出力クロック信号Ｃ＿ＯＵＴの周期Ｔ＿ＯＵＴを位相補間器１５の位相分解能Ｎｒで除算した値（つまり、Ｔ＿ＯＵＴ／Ｎｒ）である。 - 特許庁

A horizontal period measurement section 5 uses a horizontal period measurement clock signal Sm, to measure the period of a horizontal synchronizing signal Sh as a reference signal and provides an output of a measured value A.例文帳に追加

水平周期計測部５は水平周期計測用クロック信号Smを用いて基準信号としての水平同期信号Shの周期を計測し、その計測値Ａを出力する。 - 特許庁

A user inputs the resolution and the value of the pixel clock on the input screen, thereby being capable of displaying the video data not ordinarily corresponding on the screen.例文帳に追加

使用者は、上記映像データ入力画面上で解像度とピクセルクロックの値を入力することにより、通常対応していない映像データを画面に表示することが可能となる。 - 特許庁

A counter 158 starts counting-down from a prescribed set value in synchronism with a clock signal when a hole provided on a printing paper is detected by a hole sensor and the detected signal becomes in a low level.例文帳に追加

カウンタ１５８は、印画紙に設けられた穿孔がホールセンサにより検出されホール検出信号がローレベルになるとクロック信号に同期して所定の設定値からダウンカウントを開始する。 - 特許庁