「clock value」に関連した英語例文の一覧と使い方(20ページ目) - Weblio英語例文検索

The delay control circuit samples the outputted delay signal in response to a transition of a second clock signal having twice a frequency of the first clock signal, and controls the delay circuit based upon the sampled value so that the outputted delay signal has an increased/decreased delay time.例文帳に追加

前記遅延制御回路は前記第１クロック信号の２倍の周波数を有する第２クロック信号の遷移に応答して前記出力された遅延信号をサンプリングし、前記出力された遅延信号が増加／減少した遅延時間を有するように前記サンプリングされた値によって前記遅延回路を制御する。 - 特許庁

A phase generation circuit 5 switches a parameter FSCD' as a phase adjustment amount serving as phase information in a clock cycle free from phase adjustment, a parameter FSFT in a clock cycle to be phase adjusted as an accumulated output value RADD so as to generate a sinusoidal signal as a color subcarrier signal.例文帳に追加

位相生成回路５は、位相調整を行わないクロックサイクルでは位相情報となる位相調整量としてパラメータＦＳＣＤ′を、位相調整を実行するクロックサイクルではパラメータＦＳＦＴを、累積加算した出力値ＲＡＤＤとしてカラーサブキャリア信号としての正弦波信号を発生させるように切り替える。 - 特許庁

A potential differential signal between both electrodes of the capacitative element 4 is input to the differential detection part 6, and the differential detection part 6 generates a second clock signal X having a phase difference of 90° with a positive phase signal of the first clock signal CK based on a comparison result of an intermediate value in change range of the potential differential signal.例文帳に追加

また、差動検出器６は、容量素子４の両電極間の電位差信号が入力され、該電位差信号の変化範囲の中間値における比較結果に基づいて、第１クロック信号ＣＫの正相信号に対して９０度の位相差を有する第２クロック信号Ｘを生成する。 - 特許庁

The up/down counter 10, a D/A conversion circuit 14, and a voltage comparator 15 constitute an integrating circuit for the DC voltage V7, and the clock switching circuit 18 is controlled by a voltage value V12 resulting from comparison of DC voltages V7 and V11 to switch the frequency of the reference clock to the up/down counter 5.例文帳に追加

アップ・ダウンカウンタ１０、Ｄ/Ａ変換回路１４及び電圧比較器１５は、直流電圧Ｖ７に対する積分回路を構成し、この直流電圧Ｖ７及びＶ１１を比較した電圧値Ｖ１２により、クロック切換回路１８が制御され、アップ・ダウンカウンタ５の基準クロックの周波数が切り換えられる。 - 特許庁

A time measuring block 39 counts a clock having higher frequency than a dot clock in a section from the synchronization detecting point of time of a preceding beam till the synchronization detecting point of time of a succeeding beam out of a plurality of light beams detected by a photodetector 25, and the writing start points of time of the respective beams are decided based on the counted value.例文帳に追加

時間計測ブロック３９は光検出器２５により検知された複数の光ビームの先行ビームの同期検知時点から後続ビームの同期検知時点までの区間においてドットクロックより高い周波数のクロックをカウントし、カウント値に基づいて各ビームの書き込む開始時点を決定する。 - 特許庁

A pulse signal generator includes a comparator 17 which detects that an average DC voltage value Vduty of a clock signal CLK exceeds a predetermined reference value VR, and forms a first state signal Din representing such a state; and a logic circuit comprising a D flip-flop circuit 18 which outputs a clock signal CLK being blocked after the first state signal Din rises, and a NAND gate circuit 14.例文帳に追加

クロック信号ＣＬＫの平均の直流電圧値Ｖｄｕｔｙが所定の基準値ＶＲを超えたことを検出してこのことを表す第１の状態信号Ｄｉｎを形成する比較器１７と、第１の状態信号Ｄｉｎが立ち上がった後にブロックしていたクロック信号ＣＬＫを出力するＤフリップフロップ回路１８及びナンドゲート回路１４からなる論理回路とを有する。 - 特許庁

A receiving side generates a clock having a higher frequency using PLL based on a timer value contained in a beacon every time a beacon signal is received, and counts the clocks to generate new time information.例文帳に追加

受信側は、ビーコン信号を受信する毎に、ビーコンに含まれるタイマ値を基にＰＬＬを用いて、より高い周波数のクロックを生成し、このクロックを計数することにより新たな時間情報を生成する。 - 特許庁

Next, when the encoding rate ri+1 is a maximum value rk, the encoding signal is decoded while using the clock signal which is assigned in a second Viterbi decoding process ST15 in an encoding rate upper limit discriminating process ST14.例文帳に追加

次に、符号化率上限判定工程ＳＴ１４において、符号化率ｒi+1 が最大値ｒk であれば、第２のビタビ復号工程ＳＴ１５において割り当てられたクロック信号を用いて符号化信号を復号する。 - 特許庁

The incremented value Cr is not updated synchronously with the read clock CKr while the write end signal is not inputted to the read counter 4, and the signal acquisition allowance signal Sa1 is not outputted as well.例文帳に追加

また、読み出しカウンタ４に書き込み終了信号が入力されていない間は、読み出しクロックＣＫｒに同期してインクリメント値Ｃｒは更新されず、信号取得許可信号Ｓａ１も出力されない。 - 特許庁

To provide technology capable of satisfying a request value concerning the specified period of a pulse signal, without excessively lowering the cycle of a clock signal, even if considering fluctuation in delay time is taken into consideration, in a delay element.例文帳に追加

遅延素子における遅延時間の変動を考慮しても、クロック信号の周期を過度に低下させずにパルス信号の特定の期間に関する要求値を満足させることのできる技術を提供する。 - 特許庁

A phase difference detection controller 2 detects a phase difference between a received data signal and the clock for synchronization, converts this value to a voltage, impresses it through an analog switch 3 to a VCO 4 and controls the oscillation frequency of the VCO 4.例文帳に追加

位相差検出コントローラ２は受信データ信号と同期用クロックの位相差を検出し、これを電圧に変換してアナログスイッチ３を経てＶＣＯ４に印加し、ＶＣＯ４の発振周波数を制御する。 - 特許庁

Further, the driving clock frequency of a CPU is controlled according to the detected temperatures to control the heating value from the CPU and also control the heat conduction to the upper case and lower case.例文帳に追加

また、温度検出素子３０ａ，ｂ，ｃにより検出される温度に従って、ＣＰＵ５１の駆動クロック周波数を制御し、ＣＰＵ５１からの発熱量を制御し、かつ上ケース２および下ケース３への伝熱を制御する。 - 特許庁

To provide a game machine using a value of a counter for counting the number of clock signals as a random number used for the determination of a jackpot or the like, in which a counter circuit is stopped to make it hard to commit a fraudulent act of continuously generating jackpots.例文帳に追加

クロック信号を計数するカウンタの値を大当り等の判定に用いられる乱数値とする遊技機において、カウンタ回路を停止させて大当りを連続して発生させる不正行為を困難にする。 - 特許庁

The control circuit generates a random number in synchronization with the clock signal and variably controls at least one of a first current, a second current, a first threshold value, and a second threshold voltage in accordance with the random number.例文帳に追加

制御回路は、前記クロック信号に同期して乱数を生成し、この乱数に応じて、第１の電流、第２の電流、第１の閾値および第２の閾値電圧のうち、少なくとも１つを可変制御する。 - 特許庁

The VCXO corresponding to the latest setting time information is selected on the basis of the storage contents of the memories 14, 24, and the selected VCXO is caused to oscillate according to the reference value for generating a clock of the target frequency.例文帳に追加

メモリ１４，２４の記憶内容に基づき、最も設定時情報が新しいＶＣＸＯを選別し、その選別したＶＣＸＯを基準値に基づいて発振させて目的の周波数のクロックを生成させる。 - 特許庁

Thus, the count is initialized to a prescribed value 2 in a timing when the transmission sequence circuit is started, and the clock signal CP4 synchronizes with the transmission sequence circuit transmitting a transmission request.例文帳に追加

こうすることによって、伝送シーケンス回路が起動するタイミングで、カウント値が所定の値２に初期化され、クロック信号ＣＰ４は、一定の周期で起動して送信要求を送出する伝送シーケンス回路に同期する。 - 特許庁

To provide a technology capable of properly determining a voltage value of power supply voltage to be supplied to a microprocessor when an operation clock signal to be supplied to the microprocessor changes in a wide range of frequency band.例文帳に追加

マイクロプロセッサに供給される動作クロック信号が広範囲の周波数域で変化した場合に、マイクロプロセッサに供給される電源電圧の電圧値を適切に定めることのできる技術を提供する。 - 特許庁

To provide an optical recorder and an optical reproducing device capable of obtaining an appropriate amplitude value by reproducing a pattern for reproduction power control based on a clock, a phase of which is stabilized, and also a magneto-optical recording madium using therefor.例文帳に追加

位相の安定したクロックに基づいて再生パワー制御用パターンを再生し、適切な振幅値を求めることのできる光記録装置，光再生装置及びそれに用いる光磁気記録媒体を提供する。 - 特許庁

To provide an electronic circuit capable of improving an antenna Q value by magnetically separating an antenna and a metal case body for the purpose of installing the antenna inside the metal case body, and to provide an electronic circuit capable of suppressing the degradation of antenna characteristics due to the influence of noise generated from the inside of a clock.例文帳に追加

金属筐体内部にアンテナを設置するような用途でアンテナと金属筐体を磁気的に分離する事によりアンテナQ値を向上する事のできる電子回路を提供することにある。 - 特許庁

Furthermore, this random pulse train generating circuit is provided with feedback paths (15, 16, 17) which frequency-divide the outputted random pulse train, and change a reference voltage Vref in a range which does not exceed a predetermined value or a clock frequency in a sample/hold time according as the frequency is high or low.例文帳に追加

さらに、出力されるランダムパルス列を分周し、その周波数の高低に応じて所定値を越えない範囲の基準電圧Ｖref やサンプルホールド時のクロック周波数を変化させる帰還路(15,16,17)を備える。 - 特許庁

To generate non-step drive signals by adding a count value counted by a clock pulse counter circuit, when a stepping motor is turned at low revolution and to avoid vibration and noise.例文帳に追加

本発明は、ステップモータを低速回転させる際に、クロックパルスカウンタ回路によってカウントしたカウント値を加えることにより、駆動信号を非階段状として、振動や音の発生を防止することを目的とする。 - 特許庁

An accumulation unit 43 starts the accumulation of the variation Db(n) in order from the sampling clock of a corresponding later phase in the case where its polarity is not varied, and initializes a cumulative value S(n) in the case where the polarity is varied.例文帳に追加

累積部４３は、変化量Ｄｂ(ｎ)をその極性が変化しない場合に対応する位相が遅い方から順に累積し、その累積値Ｓ(ｎ)を前記極性が変化した場合に初期化する。 - 特許庁

The controlling unit can calculate a correction value indicative of a corrected reference clock frequency by comparing an increment of the counter values during a time period with an increment of the navigation system times during the time period.例文帳に追加

制御ユニットは、ある時間の間のカウンタ値の増加を、この時間の間のナビゲーションシステム時間の増加と比較することによって、補正された基準クロック周波数を表す補正値を算出することができる。 - 特許庁

The three-value switching section 420 switches three input signals in accordance with two-bit control signals SW1, SW2 and inputs one selected signal to a clock terminal CK of the post-state flip-flop 410.例文帳に追加

３値切替部４２０は、２ビットの制御信号ＳＷ１，ＳＷ２に従って３つの入力信号を切り替えて、選択した１つの信号を後段のフリップフロップ４１０のクロック端子ＣＫに入力する。 - 特許庁

The part of the different logic interpretation is detected between the program language for compiling the hardware description described in the program language to update a value by a clock sentence and the HDL for operationally synthesizing the hardware descriptions.例文帳に追加

クロック文により値が更新されるプログラム言語で記述されるハードウエア記述をコンパイルするプログラム言語と、ハードウエア記述を動作合成するＨＤＬ言語との間で論理解釈が異なる部分を検出する。 - 特許庁

To achieve digital modulation without deteriorating modulation quality when oversampling data inputted at a prescribed symbol rate to a value close to the operating clock of a D-A converter by using a CIC file or the like.例文帳に追加

所定のシンボルレートで入力したデータを、ＣＩＣフィルタ等を用いてＤ／Ａ変換器の動作クロック付近までオーバサンプリングする際に、変調品質を低減することなくデジタル変調することができるようにする。 - 特許庁

If a total value in the analog viewing memory is larger than or equal to that in the digital viewing memory, the auto clock setting for setting time in the timer section works in accordance with time information included in broadcasting signals in the analog broadcasting.例文帳に追加

アナログ視聴メモリの値がデジタル視聴メモリの値以上であると判定されたとき、アナログ放送の放送信号に含まれる時刻情報に従ってタイマ部の時刻設定を行うためのオートクロックが実施される。 - 特許庁

When determining a sampling clock, a control unit simultaneously acquires user adjustment values of lightness and contrast, calculates a lightness correction value from a correction table in a ROM and sets lightness and contrast correction values to an A/D converter.例文帳に追加

制御部がサンプリングクロックを決定する際、同時に明るさ、コントラストのユーザ調整値を取得し、ＲＯＭの補正テーブルより明るさ補正値を算出して、Ａ／Ｄコンバータに明るさ、コントラスト補正値を設定する。 - 特許庁

The period measuring circuit 50 counts the number of components of the clock signal CLK existing between two components being adjacent of the pulse signal PHY, and outputs a counted value Q<0:n> to an output circuit 190.例文帳に追加

そして、周期測定回路５０は、パルス信号ＰＨＹの隣接する２つの成分間に存在するクロック信号ＣＬＫの成分個数をカウントし、そのカウント値Ｑ＜０：ｎ＞を出力回路１９０へ出力する。 - 特許庁

A multiplexer 108 uses the pixel division count value from a pixel division counter 110 and the clock signal VCK multiplied by the multiplier 109 to apply time division multiplex processing to the R, G, B signals from the arithmetic section 107.例文帳に追加

マルチプレクサ１０８は、画素分割カウンタ１１０からの画素分割カウント値、および、逓倍器１０９により逓倍されたクロック信号ＶＣＫを用いて、演算部１０７からのＲ、Ｇ、Ｂ信号を時分割多重する。 - 特許庁

A 2D array 12 senses a first image element set of a target 15 moving in a direction 20, integrates a pixel value corresponding to light, and further shifts shift registers according to the clock rate in the direction 20 along an image sensor element 14.例文帳に追加

二次元アレイ１２は、方向２０に移動するターゲット１５の第１画像エレメントセットを感知し、光を対応する画素値に積算し、クロックレート従って画像センサエレメント１４に沿って方向２０にシフトさせる。 - 特許庁

The liquid crystal display control device is provided with a register for setting a frequency dividing ratio of an original clock and the number of clocks of one scanning period and is so constituted that a set value can be input to the register from the outside.例文帳に追加

本発明の液晶表示制御装置は、原クロックの分周比、および１走査期間のクロック数を設定するためのレジスタを設け、そのレジスタに外部から設定値を入力できるようにした。 - 特許庁

An initial value of a pressure reduction speed in the processing passage after engine stopping is found, and depending on the initial pressure reduction speed, an actuation period (sampling period) of an A/D convertor and a clock frequency of a CPU are changed.例文帳に追加

エンジン停止後の処理経路内の圧力低下速度の初期値を求め、該初期圧力低下速度に応じてＡ／Ｄ変換器の起動周期（サンプリング周期）及びＣＰＵのクロック周波数を変更する。 - 特許庁

In the counter 30 of binary n bits, the count operation of the low order j bits as 0 is stopped according to the initial value LD, and a count operation of high n-j bits is performed in accordance with the operation clock signal CLK.例文帳に追加

２進ｎビットのカウント部３０では、初期値ＬＤに応じて０である下位ｊビットのカウント動作が停止され、上位ｎ−ｊビットのカウント動作が動作クロック信号ＣＬＫに従って行われる。 - 特許庁

A PCR (Program Clock Reference) is produced by adding a value resulting from multiplying the number of pictures with 3003 to the STC produced on the basis of the just preceding PCR at an adder 57; the number of pictures being produced from the just preceding PCR until the current PCR is detected.例文帳に追加

PCRは、直前のPCRから今現在のPCRが検出されるまでのピクチャ数に基づいて、直前のPCRに基づいて生成されたSTCに対して、ピクチャ数を3003に乗じた値を加算した値を加算器５７により生成する。 - 特許庁

To provide a phase locked loop, which can reduce a locking time of the phase locked loop and constantly has a short locking time, especially when a target value(a target frequency of an output clock) changes, and operation method of the same.例文帳に追加

位相固定ループのロッキングタイムを減らすことができる、特にターゲット値（出力クロックの目標周波数）が変化しても常に短いロッキングタイムを有する位相固定ループ及びその動作方法を提供する。 - 特許庁

At the settling point (3) of the r.p.m. of the polygon motor, switching is made to a normal mode and the pixel clock and a main scanning state counter are set with a value of 400 dpi and then switching is made to the operation of 400 dpi from next scanning line.例文帳に追加

ポリゴンモータの回転数の安定時点の で、通常モードに切り換えて画素クロックと主走査ステートカウンタの設定値も４００ｄｐｉの設定値とし、次走査ラインから４００ｄｐｉの動作に移行する。 - 特許庁

The rate multi-prescaler 1 divides the source oscillation clock supplied from the oscillation circuit 100 at a frequency rate based upon a frequency-division set value among multiple frequency division rates corresponding to the number of constitution bits of the rate multi-prescaler 1.例文帳に追加

レートマルチ・プリスケーラ１は、発振回路１００から供給された原振クロックを、レートマルチ・プリスケーラ１の構成ビット数に応じた複数の分周比のうち分周設定値に基づく分周比でもって分周する。 - 特許庁

Responsive to the drift reaching the threshold and based upon the first drift rate, the implementation manipulates the audio clock to achieve a second drift rate having a smaller value and an opposite polarity from the first drift rate.例文帳に追加

ドリフトが閾値に達することに応答して、第１ドリフトレートに基づいて、この実装は、オーディオクロックを操作して、より小さい値および第１ドリフトレートと反対の極性を有する第２ドリフトレートを達成する。 - 特許庁

When synchronized with this time clock, a current reference value of a deflection electromagnet is output from the pattern memory 3 for defection electromagnet current to a deflection electromagnet current generator 6 and a coil current flows to the deflection electromagnet 10.例文帳に追加

このタイムクロックに同期し、偏向電磁石電流用パターンメモリ３から偏向電磁石の電流基準値が偏向電磁石電流発生装置６に出力され、偏向電磁石１０にコイル電流が流れる。 - 特許庁

While this function normally returnsnon-decreasing values, it can return a lower value than a previous call if the system clock has been set back between the two calls.例文帳に追加

この関数が返す値は通常減少していくことはありませんが、この関数を 2 回呼び出し、呼び出しの間にシステムクロックの時刻を巻き戻して設定した場合には、以前の呼び出しよりも低い値が返ることもあります。 - Python

Furthermore, when the power supply for the reception circuit with a lower reception signal level is interrupted, a repeating frequency of an operating clock of a searcher circuit 4 used to retrieve a correlation value is reduced to reduce the power consumption more.例文帳に追加

また、受信信号レベルが低い受信回路の電源供給を断っているときには、相関値を検索するサーチャ回路４の動作クロックの繰返し周波数を低減し、消費電力をより低減する。 - 特許庁

Thus, the random number generation means is constituted of a clock generation circuit 17 for generating a plurality of clocks by one oscillation source, a selector 18 for inputting the plurality of clocks and selectively outputting one of the plurality of clocks by optional numerical value data supplied from the outside and a random number counter 15 for counting the selectively outputted clock.例文帳に追加

このため、乱数生成手段は、１個の発振源により複数のクロックを生成するクロック生成回路１７と、複数のクロックを入力とし、外部から与えられる任意の数値データにより複数のクロックのうちいずれか１個を選択出力するセレクタ１８と、選択出力されたクロックをカウントする乱数カウンタ１５で構成される。 - 特許庁

An i-th counter 173i updates a count value Ci every time of input to the rising edge of the reference clock signals S0, and the i-th latch signal output circuit 174i outputs start winning signals SS inputted from an input terminal D as latch signals SLi in synchronism with the rising edge of the delayed clock signals SD.例文帳に追加

第ｉのカウンタ１７３ｉは、基準クロック信号Ｓ０の立ち上がりエッジに入力される毎にカウント値Ｃｉを更新し、第ｉのラッチ信号出力回路１７４ｉは、入力端子Ｄから入力される始動入賞信号ＳＳを遅延クロック信号ＳＤの立ち上がりエッジに同期させてラッチ信号ＳＬｉとして出力する。 - 特許庁

Thereby, the stable wobble synchronizing clock can be normally outputted at the side of the 1st PLL circuit, and the wobble synchronizing clock is inputted when the RF signal is not detected in the 2nd PLL circuit, thereby the oscillating frequency is made not to be largely deviated from the target value.例文帳に追加

これにより、第１のＰＬＬ回路側において、安定したウォブル同期クロックを定常的に出力させることが可能となるので、第２のＰＬＬ回路においては、ＲＦ信号が検出されないときには、このウォブル同期クロックを入力するようにして、その発振周波数が目標値からおおきく外れないように維持させることが可能になる。 - 特許庁