「clock value」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

The indoor transmitter 200-1 transmits the timing pulses to a differential receiver 2106, converts a value measured by the amount-of-transmission-delay measurement section 2102 to the amount of delay for one clock before inputting to the timing delay circuit 2104, and composes a negative feedback so that Δt is minimized.例文帳に追加

屋内送信機２００−１は、タイミングパルスを差動レシーバ２１０６へ伝送し、伝送遅延量測定部２１０２で測定した値を１クロック分の遅延量に変換し、タイミング遅延回路２１０４へ入力し、Δｔが最小になるように負帰還を構成する。 - 特許庁

The intensity modulator 13 performs pulse carving of the output light from the phase modulator 12 in accordance with a clock signal CLK' in which a duty cycle is changed to a value different from 50% by a waveform transformation circuit 21, with an operating range being a slope from a trough to a crest in the photoelectric response characteristics.例文帳に追加

強度変調器１３は、光電気応答特性の谷から山への傾きを動作範囲とし、波形変換回路２１によってデューティサイクルが５０％とは異なる値に変換されたクロック信号ＣＬＫ’に従って、位相変調器１２からの出力光のパルスカーバーを行う。 - 特許庁

A data reception terminal calculates the difference between the clock of one master server and that of the other slave server based on the time stamp of a packet received from each server, generates a transferring rate change message stored with a calculated value as data for changing a transfer rate and transmits it to the slave server.例文帳に追加

データ受信端末が、１つのマスターサーバのクロックとその他のスレーブサーバのクロック差を各サーバから受信するパケットのタイムスタンプに基づいて算出し、算出値を転送レート変更用データとして格納した転送レート変更メッセージを生成してスレーブサーバに送信する。 - 特許庁

Timing errors in connection with that the data signal 54 comes close to the transition of the clock signal 12 and transits, are minimized and more reliable communication is established by setting the delay of the data signal 54 to the middle position between two delays bringing about the detection of the specific logical value.例文帳に追加

データ信号(54)の遅延を、特定の論理値の検出をもたらす2つの遅延の中間の位置にセットすることによって、データ信号(54)が、クロック信号(12)の遷移に近接して遷移することに関連するタイミングエラーを最小限にし、より信頼できる通信が、確立される。 - 特許庁

The demodulator 82 is input, from the modulator, with a plurality of kinds of demodulation delivery signals DATA having value switching timings different each other, when using the reference clock CLK as a reference, in response to the delivery signals SIN0, SIN1, SIN2 of the ink of three bits.例文帳に追加

復調回路８２には、変調回路から、３ビットのインクの吐出信号ＳＩＮ０、ＳＩＮ１、ＳＩＮ２の値に応じて、基準クロックＣＬＫを基準としたときのその値が切り替わるタイミングが互いに異なる複数種類の変調吐出信号ＤＡＴＡが入力される。 - 特許庁

In a method of determining the optimal sampling delay for a sampling clock (42), with respect to a synchronization signal corresponding to the video signal in a video frame grabber, a gray score is the numerical value of an intermediate gray level for the low and high gray level values in a digital image signal for phase setting.例文帳に追加

ビデオフレームグラバーにおいて、ビデオ信号に対応する同期信号に関して標本クロック（４２）の最適標本遅延を決定する方法であって、該グレースコアが、位相設定のためのデジタル画像信号における低及び高グレーレベル値の数に対する中間のグレーレベル値の数である。 - 特許庁

Thus, even when the high voltage value of a common power voltage VCC is lowered temporarily by first writing to be equal to or lower than a writable voltage, the common power voltage VCC and a data line DL are raised to the writable voltage in the period when the clock signal CLK is at a low level.例文帳に追加

そのため、最初の書き込みで一旦共通電源電圧ＶＣＣの高電圧値が下がり、書き込み可能電圧以下になったとしても、クロック信号ＣＬＫがロウレベルの期間で、共通電源電圧ＶＣＣ及びデータ線ＤＬが書き込み可能電圧まで上昇される。 - 特許庁

The CPU 40 of a universal head 10 gives clock pulses to a driver 42 in accordance with the rotational speed of the stepping motor 44, and gives directions of a current value to a constant current setting circuit 46 in accordance with each state, depending on which of a constant speed, acceleration and deceleration, and standstill, the state of rotation of the stepping motor 44 is.例文帳に追加

雲台１０のＣＰＵ４０は、ドライバー４２にステッピングモータ４４の回転速度に応じたクロックパルスを与えると共に、ステッピングモータ４４の回転状態が定速、加減速、停止のいずれかによって定電流設定回路４６に各状態の応じた電流値を指示する。 - 特許庁

To solve a problem that the power consumption of a drive circuit of an inputted counter data signal increases when a clock frequency is raised in a latch circuit with an SRAM structure or a DRAM structure, in a column-parallel AD conversion circuit constituted of a comparator and a latch circuit that takes a counter value therein.例文帳に追加

比較器とカウンタ値を取り込むラッチ回路で構成される列並列ＡＤ変換回路において、ＳＲＡＭ構成またはＤＲＡＭ構成のラッチ回路ではクロック周波数を高くすると入力するカウンタデータ信号の駆動回路の消費電力が大きくなる。 - 特許庁

To reduce a throughput for obtaining an ASV of each module of a multi-power source LSI, and to adjust a power supply voltage to be supplied to each module to a proper value even when manufacturing variation dependency and power supply voltage dependency between a clock tree circuit and a logic circuit configuring a module are different.例文帳に追加

多電源ＬＳＩの各モジュールのＡＳＶを求めるための処理量を軽減させ、モジュールを構成するクロックツリー回路と論理回路製造との製造ばらつき依存性と電源電圧依存性とが異なる場合でも各モジュールに供給する電源電圧を適切な値に調整すること。 - 特許庁

A correlation coefficient calculating part 442 calculates the coefficient of mutual correlation between a real clock delay corrected signal and a correspondent ideal signal, and an optimum initial phase discriminating part 450 extracts the initial phase of the maximum mutual correlation coefficient as one closest to a true value.例文帳に追加

相関係数計算部４４２は、クロックディレイの補正がなされた実信号とこれに対応する理想信号との相互相関係数を計算し、最適初期位相判定部４５０は、この相互相関係数が最大となる初期位相を真値に最も近いものとして抽出する。 - 特許庁

To provide a DLL (Delay Locked Loop) circuit which carries out efficient update by relaxing update conditions and controls the internal clock phase more accurately even if the resultant value of comparative phase detection varies irregularly, to provide an update controller for the DLL circuit, and to provide an update method for the DLL circuit.例文帳に追加

本発明は、アップデート条件を緩和させて効率的なアップデートを行い、位相比較感知結果値が不規則に変化しても内部クロックの位相をより正確に制御することができるＤＬＬ回路、ＤＬＬ回路のアップデート制御装置、及びＤＬＬ回路のアップデート方法を提供する。 - 特許庁

The fraction period Tx from the time B when the clock waves L rise immediately before the first zero-cross time D of the received waves W to the zero-cross time D of the received waves W is obtained based on the voltage value ratio V2/V1 of the received waves W at the rise time B and rise time C of the received waves W.例文帳に追加

一方、受信波Ｗの第１ゼロクロス時Ｄ直前にクロック波Ｌが立ち上がる時刻Ｂから、受信波Ｗのゼロクロス時刻Ｄまでの端数時間Ｔｘを、クロック波の立ち上がる時刻Ｂ、Ｃにおける受信波Ｗの電圧値比Ｖ２／Ｖ１に基づいて求める。 - 特許庁

A mis-synchronization phase detection section 13 detects whether or not a phase difference between a data signal DATA and a clock signal CLK is in existence within a range where mis-synchronization may take place, and an output fix section 14 fixes a phase detection signal PHDT to a prescribed value when the phase difference is in existence within the mis- synchronization phase range.例文帳に追加

誤同期位相検出部１３は誤同期する可能性のある位相範囲内に、データ信号DATAとクロック信号CLKの位相差が存在するか検出し、出力固定部１４は該位相差が誤同期位相範囲内に存在すれば位相検出信号PHDTを一定値に固定する。 - 特許庁

This magnetic reproducing device alters an offset voltage for altering a center level of a lock range of a PLL circuit 6, and also alters an error voltage value for altering a clock frequency of the PLL circuit 6 according to the running direction of the reproducing head of a rotary head for reproducing the information and the magnetic tape.例文帳に追加

モード、その情報を再生する回転ヘッド１の再生ヘッドＡ，Ｂ、及び磁気テープの走行方向に応じて、ＰＬＬ回路６のロックレンジのセンターレベルを変更するためのオフセット電圧を変更し、また、ＰＬＬ回路６のクロック周波数を変更するためのエラー電圧値を変更する。 - 特許庁

This frequency modulation is carried out meeting the condition that the luminance or average luminance of arbitrary luminance data, obtained with a modulation clock corresponding to an adjacent row wire, in one frame or two or more frames is less than a permissible value determined by the luminance data.例文帳に追加

この周波数変調は、隣接する行配線に対応する変調クロックによって得られる任意の輝度データに対する１フレーム内における輝度又は２フレーム以上の平均輝度が、輝度データによって決定される許容値以下となる条件を満足するように行われる。 - 特許庁

Meanwhile, when the external time information is determined not to correctly be obtained in saving files, it uses the default time value that indicates specific time of day predefined rather than time information clocked by internal clock as time stamp to save the files.例文帳に追加

一方、ファイルの保存を行う際、外部からの時刻情報を正しく取得していないと判定された場合は、内部時計が計時する時刻情報に代えて予め規定された既定の日時を指し示すデフォルト時刻値をタイムスタンプとして用いて該ファイルの保存を行う。 - 特許庁

In the quality decision of jitter, the test control circuit 12 controls delay in signals in the window signal generating circuit 11 for setting the window width to a jitter specification value, thus detecting whether the signal change edge in the clock signal DCLK for comparison is within the window by a comparison circuit 13.例文帳に追加

ジッタの良否判定ではテスト制御回路１２はウィンドウ信号生成回路１１内における信号の遅延を制御してジッタ規格値にウィンドウ幅を設定し、比較回路１３により比較用クロック信号ＤＣＬＫの信号変化エッジがウィンドウ内にあるか否かを検出する。 - 特許庁

The even write signal generation circuit generates an even write address signal WA-W while using 0 as an initial value and 126 as a maximum address together with an even write enable signal WE-E with an externally supplied write enable signal WE (= main clock MC) as reference and supplies it to the SRAM 2.例文帳に追加

偶数ライト信号生成回路は、外部から供給されるライトイネーブル信号ＷＥ（＝メインクロックＭＣ）を基準に、０を初期値とし１２６を最大アドレスとする偶数ライトアドレス信号ＷＡ＿Ｗを偶数ライトイネーブル信号ＷＥ＿Ｅとともに生成して、ＳＲＡＭ２に供給する。 - 特許庁

A PCR rewriting part 11 of a transmitter unit 1-1 specifies the speed of a TS when it is outputted from a receiver unit 2-1 in advance according to the original speed of the TS, and rewrites the value of a PCR (program clock reference) in the TS so as to match itself with the output speed.例文帳に追加

送信装置１−１のＰＣＲ書き換え部１１は、受信装置２−１がＴＳを出力する際の速度を、元のＴＳの速度に応じて予め規定し、その出力速度と整合するように、ＴＳ内のＰＣＲ（プログラム・クロック・リファレンス）の値を書き換える。 - 特許庁

A decoded image signal V_D and the digitized analog image signal S_AD' are supplied to a synthesizing circuit 15 but when switching reception of the digital broadcast to reception of the analog broadcast, under control of a control circuit 7, a frequency of the reference clock ψ_D is fixed to a value just before switching.例文帳に追加

復号画像信号Ｖ_Dとデジタル化アナログ画像信号Ｓ_AD’とは合成回路１５に供給されるが、デジタル放送の受信からアナログ放送の受信に切り替わるとき、制御回路７の制御により、基準クロックφ_D の周波数が切り替え直前の値に固定される。 - 特許庁

A delay line unit is provided with first to N-th (N is a natural number) unit delay cells each receiving an output of a pre-stage cell, delaying it by a prescribed time, and outputting the delayed value, and an internal clock signal is given to an input of the first unit delay cell.例文帳に追加

遅延ライン部は、各々前段の出力を受信して一定時間遅延させ、前記遅延された値を出力する第１乃至第Ｎ（Ｎは自然数）の単位遅延セルを備える遅延ライン部であって、前記第１の単位遅延セルの入力として内部クロック信号が入力される。 - 特許庁

The clock control section includes the oscillator circuit for generating the pulses and outputting them and is configured so that the last pulse out of the predetermined number of pulses is output with a logical value immediately after an active edge for allowing the scan path circuit to input/output values maintained.例文帳に追加

前記クロック制御部は、前記パルスを生成して出力する発振回路を有し、かつ、前記所定の数のパルスのうち、最後のパルスを、前記スキャンパス回路が値を入出力するためのアクティブエッジの直後の論理値を保って出力するように構成されている。 - 特許庁

Further, a test data selection section 104 is disposed to selectively output one of test data output from the first and second test pattern generation sections 101 and 102 based on the signal value of the second clock CK2, and input it as test data to a memory 105.例文帳に追加

さらに、第１のテストパターン生成部１０１および第２のテストパターン生成部１０２から出力されるテストデータのいずれか一方を、第２のクロックＣＫ２の信号値によって選択的に出力し、メモリ１０５へテストデータとして入力するテストデータ選択部１０４を設ける。 - 特許庁

A counter 36 sets a count value to zero to up-count a clock CLK, when an up-down command signal SUD is changed from L to the H and when the edge signal SE2 comes to the H, and is brought into down-count when the edge signal SE1 comes to the H after one period of the angular signal NE.例文帳に追加

カウンタ３６は、アップダウン指令信号ＳＵＤがＬからＨに変化してエッジ信号ＳＥ２がＨになると、カウント値を０にリセットしてクロックＣＬＫをアップカウントし、角度信号ＮＥの１周期後にエッジ信号ＳＥ１がＨになるとダウンカウントに転じる。 - 特許庁

When a CPU detects abnormalities of the crank signal system, a selector switch 111 is switched and controlled so that the ignition and injection angle counter 112 may be used as a free run counter to be operated by a time clock, and a control signal for controlling the engine is generated on the basis of a value of the counter.例文帳に追加

ＣＰＵはクランク信号系の異常を検出すると、点火・噴射用角度カウンタ１１２を時間クロックで動作するフリーランカウンタとして用いるべく切替スイッチ１１１を切り替え制御し、このカウンタの値に従ってエンジンを制御するための制御信号を発生する。 - 特許庁

Each period of an angle signal NE is measured by up-counting a clock CK0 by using a counter 26, and the count value is down-counted at the rate of 1/K of up-counting by using a counter 29, to thereby detect a standard position (chipped tooth part 32b) as a borrow signal BO.例文帳に追加

カウンタ２６を用いてクロックＣＫ０をアップカウントすることにより角度信号ＮＥの各周期を計測し、そのカウント値をカウンタ２９を用いて上記アップカウントの１／Ｋの割合でダウンカウントすることにより、ボロー信号ＢＯとして基準位置（欠歯部分３２ｂ）を検出する。 - 特許庁

A composite machine counts the number (n) of packets that a communication interface receives irrelevantly to whether the received packets are addressed to itself (S130), and sets the value of the least significant digit bit of a system clock to a random number constituting a seed when the number of received packets reaches a threshold (S160).例文帳に追加

複合機は、通信インタフェースが受信したパケットが自装置宛のパケットであるか否かに拘らず、受信パケットの数ｎをカウントし（Ｓ１３０）、受信パケット数が閾値に達したときのシステムクロックの最小位ビットの値を、シードを構成する乱数に設定する（Ｓ１６０）。 - 特許庁

This system is provided with a frequency dividing function part 2 for frequency-dividing a clock source 1, a reference address generation part 3 for generating and outputting a random address by address start signals 6 from the frequency dividing function part 2 and a reference data storage memory part 4 for providing the frequency dividing function part 2 with a frequency division numerical value 8.例文帳に追加

クロック源１を分周する分周機能部２と、分周機能部２からのアドレス開始信号６にてランダムアドレスを生成出力する参照アドレス生成部３と、分周機能部２へ分周数値８を提供する参照データ格納メモリ部４を有している。 - 特許庁

To provide a method and apparatus for minimizing information to be transmitted between cryptographic systems by allowing a transmitting cryptographic system to transfer partial real time clock (RTC) information P_A and a receiving cryptographic system to restore entire RTC information T_A and a right NONCE value N therefrom.例文帳に追加

送信暗号システムにおいて受信暗号システムが伝送されたＲＴＣ部分情報Ｐ_Ａから全体情報Ｔ_Ａと正しいノンス値Ｎを復旧できるようにすることによって、暗号システム間の伝送情報を最小化する方法及び装置を提供する。 - 特許庁

A decoded image signal VD and the digitized analog image signal SAD' are supplied to a synthesizing circuit 15 and when switching reception digital broadcasting reception to analog broadcasting reception, under the control of a control circuit 7, the frequency of the reference clock ϕD is fixed to a value just before switching.例文帳に追加

復号画像信号Ｖ_Dとデジタル化アナログ画像信号Ｓ_AD’とは合成回路１５に供給されるが、デジタル放送の受信からアナログ放送の受信に切り替わるとき、制御回路７の制御により、基準クロックφ_D の周波数が切り替え直前の値に固定される。 - 特許庁

The CPU 16 of the MMR 1 and an SQC 5 checks received data of MMRs received from a transmission line in order, checks the operation bit when the clock still has a last value and there is MMR with communication abnormality, and decides that the MMR is in a trip state when the operation bit is OFF.例文帳に追加

ＭＭＲ１やＳＱＣ５のＣＰＵ１６は、伝送線４から受信した各ＭＭＲの受信データを順次チエックし、クロックビットが前回値のままの通信異常のＭＭＲが存在するとき、その稼動ビットをチエックし、稼動ビットがＯＦＦであれば当該ＭＭＲがトリップ状態と判定する。 - 特許庁

A master station output part 135 outputs serial pulse-like voltage signals to a data signal line by setting a power supply voltage Vx in the latter half of one cycle of a clock and setting the voltage level Vx/2 or pseudo ground level '0+' in the first half corresponding to the value of the control signal.例文帳に追加

親局出力部１３５は、クロックの１周期の後半を電源電圧Ｖｘとし、前半を制御信号の値に応じて電圧レベルＶｘ／２又は擬似的なグランドレベル０＋とすることにより、直列のパルス状電圧信号をデータ信号線に出力する。 - 特許庁

In a nearness sensor 1, the pulse width of an output signal from an exclusive OR circuit 5 to be changed by separating/approaching of a detection object is converted to a number of pulses in an output signal from an AND circuit 7 by being combined with a clock signal, and digitally measured from that numerical value.例文帳に追加

本発明の近接センサ１は、検知対象物の離接により変化する排他的論理和回路５からの出力信号のパルス幅を、クロック信号と組み合わせることで、ＡＮＤ回路７からの出力信号のパルス数に変換し、その数値によってデジタル的に計測する構成である。 - 特許庁

The back stage number determining unit 104 calculates, as a back stage number, a difference in the number of delay stages between the left end signal 109 and the right end signal 110 when a phase difference between the left end signal 109 and the right end signal 110 is closest to a value obtained by multiplying a clock cycle by a natural number.例文帳に追加

戻し段数決定部１０４は、左端信号１０９と右端信号１１０の位相差がクロック周期の自然数倍の時間に最も近くなるときの、左端信号１０９と右端信号１１０のそれぞれの遅延段数の差を、戻し段数として算出する。 - 特許庁

The digital value 11 is set to 0 when all the values of bits of parallel data 10 are set to 0, no pulse is generated in that case, thereby the control part 150 opens the switch means 132 to block the passage of a clock signal 12, and the serializer 131 is not operated.例文帳に追加

デジタル値１１が０となるのは並列データ１０のビットの値がすべて「０」となっているときであり、この場合にはパルスを発生させないことから、制御部１５０はスイッチ手段１３２を開にしてクロック信号１２の通過を阻止し、シリアライザ１３１を動作させない。 - 特許庁

An output current sensing circuit 3 monitors current outputted from an output driver 2, judges that the output driver is in a non-load state when output current is not more than a setting value and outputs a control signal indicating the stop of clock output to the output driver.例文帳に追加

出力電流感知回路３は、出力ドライバ２から出力される電流を監視しており、出力電流が設定値以下の時には、当該出力ドライバは無負荷状態であると判断し、出力ドライバに対してクロック出力の停止を指示する制御信号を出力する。 - 特許庁

A display clock generating circuit 140 outputs a base signal when a value indicated by the time signal reaches a prescribed value, a display control circuit 150 provides image data stored in a frame buffer and renewed by a reception of the communication packet at a synchronizing frequency determined based on the standart signal, and a display displays the image data outputted from the display control means on a screen.例文帳に追加

そして表示クロック生成回路１４０が、その時刻信号により示される値が所定値に達した際に基準信号を出力し、表示制御回路１５０がフレームバッファに記憶されてかつ通信パケットの受信により更新される画像データを、基準信号に基づいて定まる同期周波数で出力して、表示器１６０がこの表示制御手段から出力された画像データを画面上に表示する。 - 特許庁

This time meter has a vibration detector 1 which detects the vibration generated by a vibration generating device and a waveform shaping circuit 3 which shapes the waveform output pulses of the vibration detected by the vibration detector 1 and a microcomputer 4 or operation IC is made to find the integral value of the vibration generation time according to the count value of a clock while the waveform shaping circuit 3 generates the waveform-shaped output pulses.例文帳に追加

振動発生装置が発生する振動を検出する振動検出器１と、振動検出器１が検出した振動の出力パルスを波形整形する波形整形回路３とを有し、マイクロコンピュータ４または演算ＩＣに、波形整形回路３で波形整形した出力パルスが発生している間のクロックのカウント値にもとづいて、振動発生時間の積算値を求めさせる。 - 特許庁

The timing reproduction device equipped in a receiving device of a spread spectrum communication system includes: a baseband component extraction section (8) for extracting a baseband signal from a despread reception signal; and a timing reproduction section (9) which converts the extracted baseband signal into a power value and produces a reference clock of latch timing of the baseband signal outputted from the baseband component extraction section (8) based on the power value.例文帳に追加

本発明は、スペクトラム拡散通信システムの受信装置が備えるタイミング再生装置であって、逆拡散後の受信信号からベースバンド信号を抽出するベースバンド成分抽出部（８）と、抽出されたベースバンド信号を電力値へ変換し、電力値に基づいて、ベースバンド成分抽出部（８）から出力されるベースバンド信号のラッチタイミングの基準クロックを生成するタイミング再生部（９）と、を備えている。 - 特許庁

An ACS circuit is provided with a subtractor circuit, an alarm signal is given to the subtractor circuit when a main comparator circuit detects that each path metric is a predetermined threshold or larger, and each ACS circuit subtracts a predetermined decreased value from the path metric, on the basis of the alarm signal to conduct subtractor processing in the clock of the same ACS processing.例文帳に追加

ＡＣＳ回路内に減算回路を設け、主の比較回路で各パスメトリックが予め定めたしきい値以上であったら警告信号を出力し、各ＡＣＳ回路では警告信号を基にパスメトリックから予め定めた減算値を減じることにより同じＡＣＳ処理のクロック内で減算処理を行う。 - 特許庁

For a frequency correction value calculated by a timing estimation part 103, an AFC part 106 controls a reference signal oscillator 107 with high precision and then a virtual radio frame counter 113 operates with the clock generated by a PLL circuit part 111, so the cycle of the virtual radio frame is always shorter than the cycle of the radio frame.例文帳に追加

タイミング推定部１０３で算出した周波数補正値に対し、ＡＦＣ部１０６が高い精度で基準信号発振器１０７を制御すれば、仮想無線フレームカウンタ１１３はＰＬＬ部１１１で生成されたクロックで動作するので、仮想無線フレームの周期は無線フレームの周期に対して常に短くなる。 - 特許庁

A sample clock timing error measuring part 4 calculates the error direction and the error amount of a sample point by comparing the received IQ signals when ideally receiving known transmission preamble data with the IQ signals output by the A/D converter 2, and sets a phase correction value for correcting the calculated error to a phase shifter 5.例文帳に追加

サンプルクロックタイミング誤差測定部４は、既知の送信プリアンブルデータを理想的に受信した場合の受信ＩＱ信号と、Ａ／Ｄ変換器２により出力されたＩＱ信号を比較しサンプル点の誤差方向及び誤差の量を算出し、位相シフタ５に算出した誤差を補正する位相補正値を設定する。 - 特許庁

A gate signal GS corresponding to the normal width of a data pulse DP is generated on the basis of timing at which a comparator 31 detects a clock pulse CP, and the number of the edges of the pulse DP is counted on the basis of how many times the pulse height of the data pulse DP received while the gate signal GS is on becomes larger/smaller than a reference value.例文帳に追加

コンパレータ３１がクロックパルスＣＰを検出したタイミングに基づき、データパルスＤＰの正規の幅に対応したゲート信号ＧＳを生成し、そのゲート信号ＧＳのオンの間に受信したデータパルスＤＰの波高値が、何回、基準値との大小関係を反転したかに基づき、パルスＤＰのエッジ数をカウントする。 - 特許庁

When no transfer request is made from a group of first circuit modules in a prescribed period designated by the set value of the register, the router stops the synchronizing clock signal of the circuit section which processes the transfer request from the group of first circuit modules until the transfer request is newly made from the group of first circuit modules.例文帳に追加

ルータは、レジスタの設定値で指定される所定期間に一群の前記第１回路モジュールから転送要求がないとき、新たに前記一群の第１回路モジュールから転送要求があるまで、当該一群の第１回路モジュールからの転送要求を処理する回路部分の同期クロック信号を停止する。 - 特許庁