「clock value」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

When a faulted value occurs in the parameter, the fault data are recorded simultaneously at the time of the clock.例文帳に追加

上記の各パラメータ測定系に加えて、リアルタイムクロック部を設け上記パラメータに異常値が発生したときにクロックの時刻と同時に異常データを記録する構成としている。 - 特許庁

A processing load analyzer 24 on the basis of the picture type PT refers to information stored in the memory 18, and finds a voltage/clock control value CV.例文帳に追加

処理負荷解析部２４はピクチャ種別ＰＴを基にして、蓄積メモリ１８に格納された蓄積情報を参照して、電圧・クロック制御値ＣＶを求める。 - 特許庁

A PCR clock error embedder 108 advances or delays a PCR value by a specified very short time according to electronic watermark information such that the PCR value shifts e.g. by 100 clocks to the positive or negative side from an exact PCR value when the electronic watermark information take 1 or 0, respectively, and then embeds the watermark information in the PCR value.例文帳に追加

ＰＣＲクロック誤差埋め込み器１０８は、正確なＰＣＲ値に対して、電子透かし情報が１の場合には＋側へ、例えば１００クロック、０の場合には−側へ１００クロックというように、ＰＣＲ値を電子透かし情報に応じて所定の微少時間分だけ早めるか又は遅らすことにより電子透かし情報をＰＣＲ値に埋め込む。 - 特許庁

A clock reproducing apparatus applies over-sampling to a detection signal to acquire a symbol value, discriminates whether or not each symbol value is the same as a preceding symbol value, stores them to a buffer memory, and detects the symbol timing on the basis of the sampling timing corresponding to the address of the buffer memory and an arithmetic value stored in the buffer.例文帳に追加

クロック再生装置において、検波信号をオーバーサンプリングしてシンボル値を取得し、各シンボル値が、１つ前のシンボル値と同一か否かを判断するとともに、これらをバッファメモリに記憶しておき、前記バッファメモリ位置に対応する前記サンプリングタイミング及び前記バッファに蓄積された演算値に基づき、シンボルタイミングを検出する。 - 特許庁

A digital amplifier 200 comprises: a voltage value conversion block 220 for converting a digital value of digital pulse width in a digital modulation block 210 to a voltage value; and an integration circuit block 230 for generating a triangular wave from a master clock and modulating the generated triangular wave according to a signal depending on the value of modulation width of digital pulse width modulation.例文帳に追加

デジタルアンプ２００は、デジタル変調ブロック２１０のデジタルパルス幅のデジタル値を電圧値に変換する電圧値変換ブロック２２０と、マスタークロックにより三角波を発生し、かつ、前記発生した三角波を、前記デジタルパルス幅変調の変調幅の値に応じた信号を基に変調する積分回路ブロック２３０とを備える。 - 特許庁

At the loop back test time, a clock signal selected by the clock selection circuit is used as a transmission clock, the transmission data is turned up by an input-output terminal and is input into a receiving circuit, data from the receiving circuit is input into the CDR circuit, and a comparing circuit compares reproduced data from the CDR circuit with expected value data, thereby performing the test.例文帳に追加

ループバックテスト時、クロック選択回路で選択されたクロック信号が送信クロックとして用いられ、送信データは入出力兼用端子にて折り返されて受信回路に入力され受信回路からのデータがＣＤＲ回路に入力され、比較回路はＣＤＲ回路からの再生データと期待値データの比較を行うことでテストが行われる。 - 特許庁

A receiver 2 of the clock abnormality detection system periodically reads in a signal received from a transmitter 1 by serial communication (start-stop synchronization), and when the bit value read in immediately after a delimiter of each bit differs from that read in immediately before the next delimiter, a clock abnormality detector 23 determines it as clock abnormality, and outputs a warning.例文帳に追加

クロック異常検知システムの受信機２は、送信機１から送信されたシリアル通信（調歩同期）で受信した信号を周期的に読み込み、各ビットの区切りの直後に読み込んだビット値がその次の区切りの直前に読み込んだビット値と異なる場合、クロック異常検知装置２３はクロック異常と判定して警報を出力する。 - 特許庁

When the clock signal for driving each magnetic sensor to each magnetic sensor (coil) input in a registered unit is amplified to each predetermined value, the clock signal for driving each magnetic sensor is alternately changed at each predetermined changing interval time, and the clock signal for driving each magnetic sensor is amplified so as to be increased at each predetermined amplification interval time.例文帳に追加

レジスタ部に入力された各磁気センサ（コイル）に対する各磁気センサ駆動用のクロック信号をそれぞれ所定値まで増幅するときに、各磁気センサ駆動用のクロック信号を所定の切り替え間隔時間毎に交互に切り替えて、各磁気センサ駆動用のクロック信号を所定の増幅間隔時間毎にそれぞれ大きくなるように増幅させる。 - 特許庁

This clock oscillation circuit is provided with an oscillation section 1, that provides an output of a clock whose oscillated frequency changes with a parameter, a frequency measurement circuit that measures the oscillated frequency of an oscillation section on the basis of a calibration clock, and a trimming control circuit 7 that trims the parameter by using a binary search to adjust the trimmed value, in response to the measured oscillation frequency.例文帳に追加

パラメータの値により発振周波数が変化するクロックを出力する発振部１と、校正クロックを基準として発振部の発振周波数を計測する周波数計測回路と、計測された発振周波数に応じてバイナリサーチでトリミング値を調整することによりパラメータをトリミングするトリミング制御回路７と、を備える。 - 特許庁

A procedure comprises processing of analyzing a clock skew in a circuit, processing of analyzing information about timing violation, processing of analyzing information about output delay of each flip-flop, processing of analyzing information about cell characteristics, processing of optimizing the value of the clock skew, processing of adding a delay to a clock line, and processing of outputting information about a changed wiring path and logic.例文帳に追加

回路のクロックスキューを解析する処理と、タイミング違反の情報を解析する処理と、各フリップフロップの出力遅延の情報を解析する処理と、セル特性の情報を解析する処理し、クロックスキューの値を最適化する処理と、クロックラインに遅延を追加する処理と、変更された配線パス、論理の情報を出力する処理とで構成される。 - 特許庁

A sequential circuit including a combination circuit has a detection circuit (FF_L and XNOR) which detects operation start of a data path having a delay value exceeding a clock term; and a change circuit (GCB) which changes only the clock term at a time when the detection circuit detects the operation start of the data path, into such a clock term as satisfying timing of the relevant data path.例文帳に追加

組み合わせ回路を含む順序回路は、クロック周期を超える遅延値を有するデータパスの動作開始を検出する検出回路（ＦＦ＿ＬとＸＮＯＲ）と、検出回路がそのデータパスの動作開始を検出した時のクロック周期のみを当該データパスのタイミングを満たすようなクロック周期へ変更する変更回路（ＧＣＢ）とを備える。 - 特許庁

The multiplied clock signal output circuit 1 is provided with a count value averaging circuit 3, which averages results of counts by a plurality of number of times by a counter for counting a period of a reference clock signal PREF within a control period, and a digital control oscillation circuit 2 applies arithmetic processing to averaged data DTAVE to produce the multiplied clock signal.例文帳に追加

逓倍クロック信号出力回路１にカウンタ・数値平均化回路３を備え、基準クロック信号ＰＲＥＦの周期をカウントするカウンタによる複数回のカウント結果を制御周期内で平均化し、デジタル制御発振回路２は、その平均化されたデータＤＴＡＶＥを演算処理して逓倍クロック信号ＰＯＵＴを生成する。 - 特許庁

The second stage comparison circuit section operates in second clock timing delayed from the first clock timing, compares the comparison output of the first stage comparison output section with voltage for comparison with a value different from the output voltage of the intermediate value, outputs the comparison output according to its comparison determination result, and performs self-holding of the comparison output of the determination result.例文帳に追加

第２段目比較回路部は、第１のクロックタイミングより遅れた第２のクロックタイミングで動作し、第１段目比較回路部の比較出力を、前記中間値の出力電圧とは異なる値の比較用電圧と比較し、その比較判定結果に応じて比較出力を出力すると共に、その判定結果の比較出力を自己保持するようにする。 - 特許庁

A terminal 101 acquires deviation T_D of clocked time of an internal clock 116 in an own terminal 101 from an NTP server 102 by using an NTP protocol, compares the value of T_D with a set value T_S stored in a setting table of the terminal 101, and determines a correction amount ΔT on time of the internal clock 116 according to the result of comparison.例文帳に追加

端末１０１は、ＮＴＰプロトコルを用いてＮＴＰサーバ１０２から自端末１０１の内部時計１１６の計時時刻のずれＴ_Dを取得し、このＴ_Dの値と、端末１０１の設定テーブルに格納されている設定値Ｔ_Sとを比較し、比較結果に応じて内部時計１１６の時刻の修正量ΔＴを決定する。 - 特許庁

A disk reproduced signal is distributed into N and a sampling clock is distributed into N, phase difference is given to either the disk reproduced signal or the sampling clock, and N A/D converters and N memories which are provided to the disk reproduced signal are operated parallelly to thereby convert the disk reproduced signal into a digital value at a high speed, storing the digital value in the memories.例文帳に追加

ディスク再生信号をＮ分配し且つサンプリングクロックをＮ分配して、該ディスク再生信号または該サンプリングクロックのいずれかに位相差を与え、ディスク再生信号に対してＮ個配設したＡ／Ｄ変換回路とメモリとを並列に動作させることで、ディスク再生信号を高速にディジタル値に変換して該メモリに保持する。 - 特許庁

For an astable multivibrator circuit 29 for outputting an operation clock to the random number generation circuit 28, the operation clock is decided depending on a resistor and a capacitor, and in the case that the plural pachinko game machines are present, for the generation of the initial value of the cycle, natural dispersion is generated depending on the dispersion from the rated value of the resistor and the capacitor.例文帳に追加

乱数生成回路２８に動作クロックを出力する無安定マルチバイブレータ回路２９は、抵抗とコンデンサに依存して動作クロックが決定されるものとし、複数の弾球遊技機がある場合に、周回の初期値の生成には、抵抗とコンデンサの定格値からのばらつきに依存して、自然なばらつきが生じるようにした。 - 特許庁

A voltage/frequency variable control part 42 generates a voltage setting value and a frequency setting value of a high-speed clock or a low-speed clock on the basis of a restriction processing time, an execution processing time, and processing load information changing in real time activated according to a use situation supplied by at least a control processing part 8a or a control processing part 8b.例文帳に追加

電圧・周波数可変制御部４２は、少なくとも制御処理部８ａまたは制御処理部８ｂが供給する使用状況に応じて活性化されたリアルタイムに変化する処理負荷情報、実行処理時間、制約処理時間をもとに、電圧設定値、高速クロックまたは低速クロックの周波数設定値を生成する。 - 特許庁

To execute feedback control value of the current of a reference current source by using a clock, a reference voltage, and a reference capacitor in order to maintain constant settling characteristics, without depending on change of a clock period and production variations or the like of a capacitor capacitance value in a circuit accompanied with charge/discharge of a capacitor such as a switched capacitor circuit.例文帳に追加

本発明は、スイッチトキャパシタ回路等のキャパシタの充放電を伴う回路において、クロック周期の変化やキャパシタ容量値の製造ばらつき等に依存することなく、セトリング特性を一定に保つため、基準電流源の電流値をクロック、基準電圧、基準キャパシタを用いてフィードバック制御することを目的とする。 - 特許庁

The controller 110 outputs a pulse signal that turns on in synchronism with a clock signal, remains on until the circuit current reaches the peak value, turns off when it reaches the peak value and later turns on again in synchronism with the next clock signal, to the first switch Q1 when the polarity of the input voltage is positive and to the second switch Q2 when it is negative.例文帳に追加

コントローラ１１０は、クロック信号に同期してオンし、回路電流がピーク値に達するまではオン状態を維持し、ピーク値に達するとオフし、その後、次の前記クロック信号に同期して再びオンするパルス信号を、入力電圧の極性が正のときには第１のスイッチＱ１に、負のときには第２のスイッチＱ２に出力する。 - 特許庁

A frequency setting value for changing the frequency of a clock signal oscillated from an oscillation circuit 13 is stored in the nonvolatile memory 15 provided outside an LSI, when the frequency setting value is read from a clock signal with the initially set frequency oscillated from the oscillation circuit 13, it is stored in a dummy register 11.例文帳に追加

ＬＳＩの外部に設けられた不揮発性メモリ１５に、発振回路１３から発振されるクロック信号の周波数を変更するための周波数設定値が記憶されており、その周波数設定値が、発振回路１３から発振される初期設定された周波数のクロック信号によって読み出されると、ダミーレジスタ１１に格納される。 - 特許庁

To provide a delay locked loop (DLL) circuit which can control the operation of a register controlled DLL circuit by detecting whether or not a phase difference between an input source clock REFCLK and an output delay locked clock DLLCLK reaches a maximum value.例文帳に追加

入力されるソースクロックＲＥＦＣＬＫと、出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知し、レジスタ制御型遅延固定ループ回路の動作を制御することができる遅延固定ループ回路を提供する。 - 特許庁

In a mobile communication device that performs intermittent reception control using an oscillator 1 oscillating a clock signal of oscillation frequency lower than the frequency of a main clock signal and a timer set value, a temperature detection unit 3 detects an ambient temperature of the oscillator 1.例文帳に追加

主クロック信号の周波数よりも低い発振周波数でクロック信号を発振する発振器１とタイマ設定値とを用いて間欠受信制御を行う移動通信装置において、温度検出部３は、発振器１の周囲温度を検出する。 - 特許庁

An upper counter 101 counts on a count clock that is a single output signal constituting a first lower phase signal output from a delay circuit and furthermore counts on a count clock output from a lower counter 103 to acquire a first upper count value.例文帳に追加

上位カウンタ101は、遅延回路から出力される第1の下位位相信号を構成する1つの出力信号をカウントクロックとしてカウントを行い、さらに下位カウンタ103から出力されるカウントクロックに基づいてカウントを行って第1の上位計数値を取得する。 - 特許庁

The waveform shaping unit 20 shapes wave form of at least either each bit of the luminance data DL or the clock CK in such a manner that the latched data of a calibration data Dc included in at least one bit of the luminance data DL by the clock CK is equal to the expected value.例文帳に追加

波形整形部２０は、輝度データＤＬの少なくともひとつのビットに含まれるキャリブレーションデータＤｃをクロックＣＫでラッチしたデータがその期待値と一致するように、輝度データＤＬの各ビットまたはクロックＣＫの少なくとも一方の波形を整形する。 - 特許庁

To determine the offset data, the test data can be written to the test track with a write clock calibration delay set to zero, the test data can then be read from the test track and the first difference can be subtracted from the second difference to determine the offset value for the write clock calibration delay.例文帳に追加

オフセット値を決定するには、書込みクロック較正遅延を０に設定してテスト・データをテスト・トラックに書き込み、次いで、テスト・データをテスト・トラックから読み取り、第２の差から第１の差を引いて、書込みクロック較正遅延のオフセット値を決定すればよい。 - 特許庁

A control circuit 115 supplies a clock signal to the input conversion circuit 111 and the A/D conversion circuit 114, performs the control on the basis of the clock, inputs the value of the apparent power from the A/D conversion circuit 114, and outputs it to a display circuit 116.例文帳に追加

制御回路１１５は、入力変換回路１１１およびＡ−Ｄ変換回路１１４にクロック信号を供給し、該クロックに基づいて制御を行い、Ａ−Ｄ変換回路１１４から皮相電力値を入力し、表示回路１１６に出力する。 - 特許庁

A phase comparing electric signal 6 according to the phase difference between separated output optical signals 4 and 5 is obtained and the light clock 8 whose frequency and phase are adjusted according to the value of the electric signal 6 is obtained in a light pulse generator 5000 and the light clock 8 is entered in the light gate element 2000.例文帳に追加

分離した出力光信号4,5の位相差に応じた位相比較電気信号6を求め、この電気信号6の値に応じて周波数と位相が調整された光クロック8を光パルス発生器5000で求めて、この光クロック8を光ゲート素子2000に入力する。 - 特許庁

If a current communication state is a reception state, and there is a spurious signal within a channel frequency, and reception power is less than a threshold value, a PLL setting change unit 24 increases the jitter of a clock CK, and if otherwise, it sets the jitter of the clock CK to normal.例文帳に追加

ＰＬＬ設定変更部２４は、現在の通信状態が受信状態であり、チャネル周波数内にスプリアスが存在し、受信電力が閾値に満たない場合、クロックＣＫのジッタを増加させ、それ以外の場合、クロックＣＫのジッタを通常設定にする。 - 特許庁

The measured values by the density measuring sensor 27 are sampled by using a sampling clock of a prescribed cycle, and then, in the case of extracting or calculating a central value out of the plurality of sampled measured values, the trigger patch TP is detected, and the sampling clock is reset whenever the trigger patch is detected.例文帳に追加

濃度測定センサ２７の測定値を、所定周期のサンプリングクロックを用いてサンプリングし、サンプリングした複数の測定値から代表値を抽出又は演算する際に、トリガ用パッチＴＰを検出し、当該パッチの検出毎にサンプリングクロックをリセットする。 - 特許庁

In the information reproducing device, an RF signal inputted in an A/D converter 12 through a pickup 10 and an RF signal generating section 11 from a disk 1 is sampled in accordance with a clock for sampling from a clock generating section 13 and converted into the sample value series.例文帳に追加

情報再生装置では、ディスク１からピックアップ１０とＲＦ信号生成部１１を経由してＡ／Ｄ変換器１２に入力されたＲＦ信号は、クロック生成部１３からのサンプリング用クロックに従ってサンプリングされ、サンプル値系列に変換される。 - 特許庁

A clock skew value between start and finish sequential circuits is calculated, based on the correspondence table between a layout position of the start and finish sequential circuits constituting a path between specific order circuits, and a sequential circuit layout position, calculated from the previously prepared clock circuit.例文帳に追加

特定の順序回路間パスを構成する始終点順序回路の配置位置と、予め作成されたクロック回路から算出される順序回路配置位置とクロックスキューとの対応表を基に、始終点順序回路間のクロックスキュー値を計算する。 - 特許庁

When the count value CNT of a counter 1 takes a value except 1, the selection signal SEL of a decoding part 18 takes 'H', and a clock signal CLK is selected by a selection part 17 and is given to the counter 11 and a shift part 15.例文帳に追加

カウンタ１１のカウント値ＣＮＴが１以外のとき、デコード部１８の選択信号ＳＥＬは“Ｈ”となり、選択部１７によってクロック信号ＣＬＫが選択されて表示クロック信号ＤＣＫとしてカウンタ１１及びシフト部１５へ与えられる。 - 特許庁

Thus the level of the recording laser beam can be made to surely reach a maximum value (Pw) or a minimum value (Pb) even in the case that the period (T) of one clock is very short, and the recording mark having a satisfactory shape is formed.例文帳に追加

これにより、１クロックの周期（Ｔ）が非常に短い場合であっても、記録用レーザビームのレベルを確実に最大値（Ｐｗ）や最小値（Ｐｂ）に到達させることができ、良好な形状を持つ記録マークを形成することが可能となる。 - 特許庁

When a time reaches a start time set through a notice from a time control section 16, a clock 15 instructs a VRRP control section 14 to change the VRRP priority value to the VRRP priority value set by the time control section 16.例文帳に追加

時計１５は時刻制御部１６から通知されて設定した開始時刻になると、ＶＲＲＰプライオリティ値を時刻制御部１６にて設定されたＶＲＲＰプライオリティ値に変更するようにＶＲＲＰ制御部１４に指示を行う。 - 特許庁

A delay output circuit 11 is provided for delaying, before its outputting, the output signal 4 of the asynchronous circuit by a time length obtained by multiplying the period of a second clock signal 3 by "a value m expressed by a prescribed fixed value N-cycle delay period number setting signal 12".例文帳に追加

非同期回路の出力信号４を、第２のクロック信号３の周期に（所定の固定値Ｎ−サイクルずれ周期数設定信号１２が示す値ｍ）を乗算した時間だけ遅らせて出力する遅延出力回路１１を設ける。 - 特許庁

A vertical frequency counter 51 counts a system clock with a vertical synchronizing signal and a vertical frequency comparator 5 detects whether the count value and a vertical frequency decoded value from a decoder 54 which shows a vertical frequency match each other.例文帳に追加

垂直周波数カウンタ５１が垂直同期信号をシステムクロックでカウントし、垂直周波数比較器５５がこのカウント値とデコーダ５４からの垂直周波数を示す垂直周波数デコード値とが互いに一致しているか否かを検出する。 - 特許庁

In the transmission device 100, a transmission processing part 130 uses an 8K synchronization signal, to respectively create a synchronous differential value and clock differential value information, creates encapsulating video data and transmits the capsuling video data to a destination via an ADM (add/drop multiplexer) 300.例文帳に追加

伝送装置１００は、送信処理部１３０が８Ｋ同期信号を利用して、同期差分値情報、クロック差分値情報をそれぞれ作成すると共に、カプセリング映像データを作成してＡＤＭ３００を介して宛先に伝送する。 - 特許庁

Also, the timing adjustment circuit 4 obtains the differential value between the first time information and the second time information, and inputs the second transport packet to the clock generation circuit 5 at second timing, where time corresponding to the differential value passes from the first timing.例文帳に追加

また、タイミング調整回路４は、第１の時刻情報と第２の時刻情報との差分値を求め、第２のトランスポートパケットを、第１のタイミングから差分値に応じた時間が経過した第２のタイミングで、クロック生成回路５に入力する。 - 特許庁

To reduce jitter of outputs without generating error in responsiveness to a frequency control value between outputs in a frequency generator which outputs clock signals of a plurality of kinds of frequencies in accordance with the frequency control value.例文帳に追加

周波数制御値に応じて複数種類の周波数のクロック信号を出力する周波数発生器において、各出力間で前記周波数制御値に対する応答性に誤差が発生せず、かつ各出力のジッタを少なくできるようにする。 - 特許庁

The control device 30 calculates an evaluation value (accumulation value S) indicating a degree of deterioration of the battery MB on the basis of a temperature history of the battery MB or a drive history of the vehicle and controls the battery 42 so as to set a charging current IC applied to the battery MB on the basis of the charge completion clock time and the evaluation value.例文帳に追加

制御装置３０は、バッテリＭＢの温度履歴または車両の走行履歴に基づいてバッテリＭＢの劣化度を示す評価値（積算値Ｓ）を算出し、充電終了時刻および評価値に基づいてバッテリＭＢへの充電電流ＩＣを設定するように充電器４２を制御する。 - 特許庁

A shift register has a value of most significant bit which is in relation of logical NOT with the value of a bit being transmitted at first in the bit pattern of a unique word being detected as an initial value, converts the received data from series data to parallel data in synchronism with a received data clock synchronous with the received digital data and then outputs parallel received data.例文帳に追加

シフトレジスタは、初期値として検出すべきユニークワードのビットパターンの最初に送信されるビットの値と論理否定の関係にある値を最上位ビットの値を持ち、受信したディジタルデータと同期した受信データクロックに同期して受信データをシリアルデータからパラレルデータに変換しパラレル受信データとして出力する。 - 特許庁

An offset estimate section 15 compensates a drift component from a unidirectional delay of the arrival time stored in the packet arrival time storage section 13 on the basis of the estimate value of the clock rate and calculates an offset estimate value by using an average of the arrival times included from a minimum value of drift component compensation values within a prescribed range.例文帳に追加

オフセット推定部１５は，クロックレートの推定値をもとにパケット到着時刻記憶部１３の到着時刻の片方向遅延からドリフト成分を補償し，ドリフト成分を補償した値の最小値から所定の範囲に含まれる到着時刻の平均値を用いてオフセット推定値を算出する。 - 特許庁

When display numerical value is set forward by a numerical value forward key in correcting a time code, predetermined information such as "CLOCK" is displayed after a predetermined numerical value, and real time information is set in a time code generator in response to that the display contents should be fixed in displaying the predetermined information.例文帳に追加

タイムコードの修正時において数値送りキーによる表示数値送りが行われるときに、所定の数値の次に「ＣＬＯＣＫ」などの所定情報を表示し、この所定情報の表示時に表示内容を確定すべき状態となったことに応じ、実時間情報をタイムコード発生器に設定する。 - 特許庁

A CPU 301 has a D/A converter 301a for converting a digital value (for example, 8 bit) to an analog value, etc., therein and changes the phase difference of the pixel clock signals CLK 1 and CLK 2 outputted from VCOs 303a and 303b by changing the value of the data to be set in the D/A converter 301a at the time of writing position regulation.例文帳に追加

ＣＰＵ３０１は、内部にデジタル値（例えば、８ビット）をアナログ値に変換するＤ／Ａ変換器３０１ａなどを備えており、書込位置調整時にはＤ／Ａ変換器３０１ａにセットするデータの値を変えて、ＶＣＯ３０３ａ，３０３ｂから出力される画素クロック信号ＣＬＫ１，ＣＬＫ２の位相差を変える。 - 特許庁

A GPS receiver includes a difference calculation means for calculating a difference between a clock offset value calculated in the positioning and a prescribed reference value, and a combination changing means for changing a combination of GPS satellites used in the positioning, when the difference calculated by the difference calculation means is larger than a prescribed value.例文帳に追加

測位において算出されたクロック・オフセット値と所定の参照値との差分を算出する差分算出手段と、差分算出手段により算出された差分が所定値よりも大きいとき、測位に利用するＧＰＳ衛星の組み合わせを変更する組み合わせ変更手段とを備えたＧＰＳ受信装置を提供する。 - 特許庁