「clock value」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

To provide an arrangement and method for a serial data transfer in a numerically controlled control system to improve an updating of an output value without leaving a serial data transfer mode or increasing a clock frequency.例文帳に追加

シリアルデータ転送モードをやめずに、あるいはクロック周波数を高くせずに出力値の更新を改善する数値制御の制御システムのシリアルデータ転送のための構成及び方法を提供すること。 - 特許庁

This value is not the same as the actual number of seconds between the time and the Epoch, because of leap seconds and because clocks are not required to be synchronized to a standard reference. 例文帳に追加

この値は紀元と現在時刻との間で実際に経過した秒数と同じではない。 なぜならば閏秒が存在するし、時計(clock)を標準時間(standard reference)に同期させることを要求されていないからである。 - JM

The supply of clock to a selected pipeline register is stopped according to the control value, and signals are controlled to pass through the pipeline register to carry out integrated processing for reducing the number of pipeline stages.例文帳に追加

制御値に応じて、選択されたパイプラインレジスタへのクロックの供給を停止し、信号はそのパイプラインレジスタをスルーさせるように制御することで、パイプラインの段数を減少させる統合処理をする。 - 特許庁

A calculation section 30 calculates a setting value of the error rate set by the user to obtain the number of clocks to attach the error to the data with intervals of a prescribed clock and an error at the arithmetic operation.例文帳に追加

計算部３０は、ユーザにより設定されたエラーレートの設定値に対して演算を行い、データに対して一定のクロック間隔でエラーを付加するためのクロック数及び演算時の誤差を求める。 - 特許庁

That is this data input circuit synchronizes effectively an internal data signal utilizing internal delay being adjustable when a frequency of the clock signal exceeds the prescribed critical value.例文帳に追加

すなわち、本発明のデータ入力回路は、前記クロック信号の周波数が所定の臨界値を超過する場合に調整可能な内部遅延を利用して内部データ信号を効果的に同期させる。 - 特許庁

Also, low-order 5-bit data Db of these latch data D and a count value E of a counter circuit 51 for performing count operation with a multiplied output from a counter circuit 43 as a clock are compared by a level comparator 21.例文帳に追加

また、そのラッチデータＤの下位５ビットデータＤｂと、カウンタ回路４３からの逓倍出力をクロックとしてカウント動作するカウンタ回路５１のカウント値Ｅとを、大小比較器２１により比較する。 - 特許庁

To provide a jitter detection circuit lowering the frequency of control clock externally inputting in jitter detection of input data signal and facilitating the change of jitter amplitude value for a detection object.例文帳に追加

入力データ信号のジッタ検出において、外部から入力する制御クロックの周波数を低くすると共に、検出対象とするジッタ振幅値の変更も容易にしたジッタ検出回路を提供する。 - 特許庁

When packet output informing signals WAKEUP 0 and WAKEUP 1 from a preceding macro become High in a state that the clock is suspended, the counter circuits 41 and 42 are reset and re-start the countdown at the default value.例文帳に追加

カウンタ回路４１，４２はクロックが停止されている状態で、前段マクロからのパケット出力通知信号ＷＡＫＥＵＰ０，ＷＡＫＥＵＰ１がＨｉｇｈになった場合にリセットがかかり、カウントダウンをデフォルト値から再開する。 - 特許庁

When a low voltage detection circuit 5 detects that main power supply voltage is reduced lower than a detection threshold value VPOR1, the level shift circuit 2 stops the supply of the clock signal to the sequencer 8.例文帳に追加

そして、低電圧検出回路５が主電源電圧が検出閾値ＶＰＯＲ１よりも低下したことを検出すると、レベルシフト回路２は、シーケンサ８に対するクロック信号の供給を停止する。 - 特許庁

In addition, abnormal data is transmitted to the monitoring center 2 so as to identify an anomaly and take normalizing action without reference to the clock 3D as soon as the detection data includes the abnormal data exceeding the threshold value.例文帳に追加

また検知データの中にしきい値を越えた異常データがある場合には前記クロックに関わり無く直ちにこの異常データを監視センターに送信し、異常の特定及び正常化処置を行う。 - 特許庁

To provide a motion image decoding device by which power consumption can be reduced by calculating a suitable control value of a voltage clock even if a frame having features different from those of a previous frame having been decoded is decoded.例文帳に追加

デコード済みの前フレームとは異なる特徴を持つフレームをデコードする場合にも適切な電圧クロックの制御値を算出し、低消費電力化を可能とする動画像復号化装置を提供する。 - 特許庁

An input signal is sampled with a clock signal and a constant is integrated according to fixed-time variation or the signal level; only when a specific value is reached, the sampled signal is outputted.例文帳に追加

クロック信号で入力信号をサンプリングし、一定時間変化しないもしくは信号レベルに応じて定数を積算して所定値に達した場合のみサンプリングした信号を出力とする構成。 - 特許庁

By a frequency divider 54, the wobbling pulse having such a form as removing the period fluctuation caused by the prepit is produced in the manner of frequency dividing the reference clock of specified frequency with this averaged wobbling pulse value.例文帳に追加

分周器５４は、所定周波数の基準クロックを、この平均化されたウォブリングパルス値で分周することで、プリピットによる周期変動を除去したかたちのウォブリングパルスを生成する。 - 特許庁

The liquid crystal display controller is provided with a register for setting a frequency dividing ratio of an original clock and the number of clocks of one scanning period and is so constituted that a set value can be inputted to the register from the outside.例文帳に追加

本発明の液晶表示制御装置は、原クロックの分周比、および１走査期間のクロック数を設定するためのレジスタを設け、そのレジスタに外部から設定値を入力できるようにした。 - 特許庁

A comparator 21 converts an analog modulated wave signal Sm from a modulated wave generating circuit 16 into a digital signal Sd and outputs it, a counter 22 counts cycles of a clock signal So outputted from the clock generating circuit according to the digital signal Sd, and a comparing circuit 25 compares the count value with a specification of the center frequency of the clock signal So set in a specification memory 24.例文帳に追加

コンパレータ２１で変調波生成回路１６からのアナログ変調波信号Ｓｍをデジタル信号Ｓｄに変換して出力し、該デジタル信号Ｓｄに応じて、カウンタ２２でクロック生成回路２から出力されたクロック信号Ｓｏの周期のカウントを行い、該カウント値とあらかじめ規格値メモリ２４に設定されたクロック信号Ｓｏの中心周波数の規格値とを比較回路２５で比較するようにした。 - 特許庁

In detecting a wobble signal from such an optical disk and demodulating the address information, a wobble information detecting method generates an even- ordered harmonic signals and a data clock, multiplies a reproduced wobble signal by the generated even-ordered harmonic signals, accumulates signals obtained by multiplication in each data clock and determines the code of digital information on the basis of an integrated value at the end edge of the data clock.例文帳に追加

ウォブル情報検出方法では、このような光ディスクからウォブル信号を検出してアドレス情報を復調する際に、偶数次の高調波信号及びデータクロックを生成し、再生したウォブル信号に対して生成した偶数次の高調波信号を乗算し、乗算して得られた信号をデータクロック毎に積算し、データクロックの終了エッジでの積算値に基づきデジタル情報の符号を判断する。 - 特許庁

A plurality of image sensor element rays senses the second image element set of the target moving in the first direction to multiply light from the image sensor element set to the corresponding pixel value and shifts the pixel value in the first direction along the arrays of an image sensor element in accordance with the clock rate.例文帳に追加

複数の画像センサエレメント行が、第１の方向に移動するターゲットの第２のエレメントセットを感知し、画像センサエレメントからの光を対応する画素値に積算し、画素値を、クロックレートにしたがって画像センサエレメントの行に沿って第１の方向にシフトさせるように構成されている。 - 特許庁

A control part 70 compares the level of the vibration detected by the vibration detecting circuit 10 with the threshold value stored in the memory 20 and, when the level of the vibration detected is larger than the threshold value, receives the time when the vibration was detected from the clock 40 and stores the time into the memory 20.例文帳に追加

制御部７０は、振動検出回路１０が検出した振動のレベルを、メモリ２０に記憶されているしきい値と比較し、検出された振動のレベルが、しきい値より大きい場合に、振動を検出した時刻を時計４０から取得してメモリ２０に記憶させる。 - 特許庁

A frequency fluctuation estimation part 111 estimates fluctuation of the frequency of the GPS clock signal, and a timing signal generation part 113 makes the search frequency control part 109 reset the search reference frequency and the search-objective frequency, when an estimated value reaches a prescribed value.例文帳に追加

周波数変動推定部１１１は、ＧＰＳクロック信号の周波数の変動を推定し、タイミング信号発生部１１３は、その推定値が所定値に達すると、サーチ周波数制御部１０９に対してサーチ基準周波数およびサーチ対象周波数をリセットさせる。 - 特許庁

Logical value outputs of F/F2 and F/F3 holding received data on the basis of the synchronous system clock are compared with each other by a comparator 4 and an identical logical continuation frequency monitoring part 7 detects the bit width from the counted value outputted by the counter 5 by referring to the frequency table 6 at a timing when the logical outputs are mismatched.例文帳に追加

同期系クロックに基づき受信データを保持するＦ／Ｆ２とＦ／Ｆ３の論理値出力を比較器４にて比較し、不一致となったタイミングで同一論理継続回数監視部７が回数テーブル６を参照してカウンタ５の出力していた計数値からビット幅を検出する。 - 特許庁

This imager comprises the two-dimensional array of an image sensor element which senses the first image element set of a target moving in a first direction to multiply light from the first image element set to a corresponding pixel value and shifts the pixel value along an image sensor element in a first direction in accordance with a clock rate.例文帳に追加

第１の方向に移動するターゲットの第１の画像エレメントセットを感知し、第１の画像エレメントセットからの光を対応する画素値に積算し、画素値を、クロックレートにしたがって第１の方向に画像センサエレメントに沿ってシフトさせる、画像センサエレメントの２次元アレイを含む。 - 特許庁

This sector period is divided by a specified value, then the periodic error between a reference signal GCLK having a short period proportional to the sector period and a frequency dividing signal PCLK such that the output of the PLL 24 producing a clock signal synchronized with the reproduced data is frequency-divided by a specified value, is detected.例文帳に追加

前記セクタ周期を所定の値で割り前記セクタ周期に比例した短い周期の基準信号ＧＣＬＫと、前記再生データに同期したクロック信号を生成するＰＬＬ２４の出力を所定の値で分周した分周信号ＰＣＬＫとの間の周期誤差が検出される。 - 特許庁

The above correction value contains a phase delay in a circuit for detecting a recording clock signal from a wobbling signal which causes the deviation of a data recording position from a target position and a phase delay in a circuit for detecting address information, then, the highly accurate correction value is obtained.例文帳に追加

この補正値には、データの記録位置と目標位置とのずれの要因であるウォブル信号から記録用クロック信号を検出する回路での位相遅れ及びアドレス情報を検出する回路での位相遅れがそれぞれ含まれることとなり、精度良い補正値を求めることができる。 - 特許庁

Thus, a CPU randomly generates an optional numerical value on the basis of a program, converts the optional numerical value to a voltage and supplies it to the input terminal of a crystal oscillator, and the crystal oscillator controls (changes the frequency of) the clock to be supplied to the random number counter by the change of the voltage.例文帳に追加

このため、ＣＰＵが任意の数値をプログラムに基づきランダムに生成し、当該任意の数値を電圧に変換して水晶発振器の入力端子に供給し、この水晶発器が電圧の変化により乱数カウンタに与えるクロックを制御（周波数変化）する。 - 特許庁

Because the value of RSSI represents the intensity of a received signal and indirectly represents the accuracy of the referential clock REFCLK, the failures in the frequency search are eliminated or reduced by setting the range of the frequency to be searched in response to the value of RSSI, and therefore a required time for searching can be shortened as a whole.例文帳に追加

ＲＳＳＩ値は受信信号強度を示しており間接的に参照クロックＲＥＦＣＬＫの精度を示しているため、ＲＳＳＩ値に応じたサーチ周波数範囲設定によって周波数サーチ失敗がなくなり（減り）、全体としてサーチ所要時間を短縮できる。 - 特許庁

The error diffusion arithmetic circuits 901 and 902 are provided with error FIFOs 922 and 932 for holding the value of said error and in order to use the value for error diffusion processing in the next clock timing, said error diffusion processing to the plurality of continuous pixels is simultaneously performed in parallel.例文帳に追加

これら誤差拡散演算回路９０１，９０２には、それぞれ上記の誤差の値を保持する誤差ＦＩＦＯ９２２，９３２を備え、次のクロックタイミングにおける誤差拡散処理で用いるため、連続する複数の画素に対する前記誤差拡散処理を同時並列処理可能にする。 - 特許庁

A hardware timer 3 recurrently executes counting operation by counting clocks 101 inputted from a clock generation circuit CG1 and outputs a hardware timer counting value 105, a hardware timer counting value updating signal 104 and an RCO signal 111 to a subtraction period changing circuit 9.例文帳に追加

ハードウェアタイマ３は、クロック発生回路ＣＧ１から入力される計数クロック１０１により計数動作を回帰的に行い、ハードウェアタイマ計数値１０５、ハードウェアタイマ計数値更新信号１０４、及びＲＣＯ信号１１１を減算周期可変回路９へ出力する。 - 特許庁

The abnormal waveform detection circuit measures an inter-edge width after the start bit based on the edge detection signal and the internal clock signal, and generates an abnormal waveform detection signal if an error between the inter-edge width and the expected value indicated by the expected value signal exceeds a predetermined allowable error range.例文帳に追加

異常波形検出回路は、エッジ検出信号及び内部クロック信号に基づいてスタートビット以降のエッジ間の幅を計測し、エッジ間幅と期待値信号で示される期待値との間の誤差が所定の許容誤差範囲を超える場合に異常波形検出信号を生成する。 - 特許庁

When an A/D conversion circuit 8 digitally converts the video signals corresponding to the sampling clock ADCLK, an interpolation processing circuit 11 interpolates the luminance value of a color not included in the pixel from the luminance value of peripheral pixel for the respective pixels and generates image signals for respective three primary colors.例文帳に追加

Ａ／Ｄ変換回路８がこのサンプリングクロックＡＤ_CLKに応じて映像信号をディジタル変換すると、補間処理回路１１は、各画素毎に、その画素に含まれていない色の輝度値を周囲近傍の画素の輝度値から補間し、三原色毎の画像信号を生成する。 - 特許庁

When the position of a user having a GPS(global positioning system) receiver and the initial estimated value of a clock error are set (step S11), the GPS receiver sets the parameter value indicating the state of its own device (step S12), acquires the observation data of all visible GPS satellites (step S13), and evaluates a Lagrangian factor term (step S14).例文帳に追加

ＧＰＳ受信装置を所有したユーザの位置及びクロック誤差の初期推定値が設定されると（ステップＳ１１）、自装置の状態を示すパラメータ値を設定し（ステップＳ１２）、可視ＧＰＳ衛星全ての観測データを取得し（ステップＳ１３）、ラグランジュ要素項の評価を行なう（ステップＳ１４）。 - 特許庁

At the time of an exercise, as long as the pulse rate stays between the upper limit value and the lower limit value, a CPU 308 increases an accumulated time which is stored in a RAM 309 with an interval based on a clock pulse which is fed from an oscillation circuit 311 and a dividing circuit 312.例文帳に追加

運動時において上記脈拍数が上限値と下限値との間にある間は、ＣＰＵ３０８は、発振回路３１１および分周回路３１２より供給されるクロックパルスに基づく間隔で、ＲＡＭ３０９に記憶されている累積時間をインクリメントする。 - 特許庁

A transmission timing adjustment section 53 calculates transmission timing of a symbol sequence to a mobile station so as to obtain a reception timing difference ΔtR having a prescribed value or over when the reception timing difference ΔtR of the symbol sequences from two mobile stations is less than the prescribed value and informs a clock generating section 52 about the transmission timing.例文帳に追加

送出タイミング調整部５３は、２台の移動局からのシンボル列の受信タイミング差ΔｔＲが所定値未満なら、所定値以上となるように、移動局へのシンボル列の送出タイミングを算出し、当該送出タイミングをクロック生成部５２に通知する。 - 特許庁

In a camera system for a digital still camera or the like, when a setting value is externally designated and entered to a setting section 18 by e.g. a microcomputer in a camera signal processing circuit 14, a counter 17 counts a reference clock where a count period in response to the setting value is selected to be one period.例文帳に追加

デジタルスチルカメラなどのカメラシステムにおいて、そのカメラ信号処理回路１４では、外部から例えばマイコンによって設定部１８に設定値が指定入力されると、カウンタ１７がその設定値に応じたカウント周期を１周期として基準クロックをカウントする。 - 特許庁

The subtracter 36 is inserted between the A/D converter 31 of the light clock PLL circuit and the loop filter 32, and a value subtracting the detection error data from a digital value which is obtained by the A/D conversion made for the phase error signal Δtp including the detection error, is outputted and given to the loop filter 32.例文帳に追加

減算器３６はライトクロックＰＬＬ回路のＡ／Ｄ変換器３１とループフィルタ３２との間に挿入され、検出誤差を含む位相誤差信号ΔｔｐをＡ／Ｄ変換して得られたディジタル値から検出誤差データを減算したものを出力してループフィルタ３２に与える。 - 特許庁

A count value of a frequency dividing counter 3 which determines a communication rate is compared with a value calculated from a difference between a falling delay and a start-up delay by a comparing circuit 4, and data are received with a coincident signal being made a data reception shift clock (S201), thereby enabling reception data to be captured at an optimum position.例文帳に追加

通信速度を決定する分周カウンタ３のカウント値と、立下り遅延と立上り遅延の差から算出された値を比較回路４で比較し、一致した信号をデータ受信シフトクロック（Ｓ２０１）としてデータを受信することで、最適の位置で受信データを取り込むことが実現できる。 - 特許庁

While maintaining and improving features that setup time becomes zero ideally in a conventional temporary data storage device and the worst value of a delay value can be designed small, data processing can be executed at timing of both the rising edge and the falling edge of a clock signal.例文帳に追加

従来のデータ一時記憶装置の特徴であるセットアップタイムが理想的には０になることと、遅延値の最悪値を小さく設計できるという特徴を維持し改善しつつ、かつクロック信号の立ち上がりエッジと立下りエッジの双方のタイミングでのデータ処理の実行を可能とする。 - 特許庁

The semiconductor device is provided with a supply voltage generation circuit 11, a clock generation circuit 14 and a power-on reset circuit 17, and also is provided with a counter circuit which performs a count operation in response to a clock pulse, and an output circuit which outputs a reset signal based on a counter value.例文帳に追加

本発明にかかる半導体装置は、電源電圧発生回路１１と、クロック生成回路１４と、パワーオンリセット回路１７とを備え、パワーオンリセット回路１７は、クロックパルスに応答してカウント動作するカウンタ回路と、カウンタ値に基づき、リセット信号を出力する出力回路とを備えるものである。 - 特許庁

The number of driving stages of a charge pump cell is controlled to two stages by controlling the supply of clock signals CLK 3, CLK 4 to two capacitors C3, C4 based on a clock control signal corresponding to a detected output boosting voltage Vout whenever a prescribed boosting voltage value is detected as a boosting voltage.例文帳に追加

昇圧電圧として所定の上昇電圧値を検出する毎に、検出した出力昇圧電圧Ｖｏｕｔに対応したクロック制御信号に基づいて二つのコンデンサＣ３，Ｃ４へのクロック信号ＣＬＫ３，ＣＬＫ４の供給を制御してチャージポンプセルの駆動段数を２段に制御する。 - 特許庁

The random number generation means is constituted of a voltage converter 16 for converting the sound to a voltage value, a voltage controlled crystal oscillator 14 for generating the clock corresponding to the output of the voltage converter 16 and the random number counter 15 for generating the random number by the clock obtained from the voltage controlled crystal oscillator 14.例文帳に追加

乱数生成手段は、音声を電圧値に変換する電圧コンバータ器１６と、電圧コンバータ１６出力に応じたクロックを生成する電圧制御型水晶発振器１４と、電圧制御型水晶発振器１４から得られるクロックにより乱数を生成する乱数カウンタ１５で構成される。 - 特許庁

The simple server 14 corrects the received hour/minute/second values by the received delay correction value and sets the corrected hour/minute/second values to the self-internal clock, and transmits the hour/minute/second values shown by the internal clock to each parking fee adjustment machine 11 and each parking ticket issuing machine 13 in the parking lot management system 2.例文帳に追加

簡易サーバ１４は、受信した時分秒値を、受信した遅延補正値により補正し、補正した時分秒値を自己の内部時計に設定した後、この内部時計が示す時分秒値を駐車場管理システム２における各駐車料金精算機１１および各駐車券発行機１３に送信する。 - 特許庁

In the rough tuning mode, a frequency band selection circuit 14 switches the capacitance value of the rough tuning capacitor 102p so as to set the oscillation frequency band of the voltage controlled oscillator 11 to an oscillation frequency band corresponding to a target frequency based on frequency difference between a reference clock and the frequency divided clock.例文帳に追加

周波数帯域選択回路14は、粗調整モードにおいて、電圧制御発振器11の発振周波数帯域が目標周波数に対応する発振周波数帯域に設定されるように、基準クロックと分周クロックとの周波数差に基づいて粗調整コンデンサ102pの容量値を切り替える。 - 特許庁

In the pseudo lock state when the ratio of the data rate to the clock frequency is m : n (wherein m ≠ 1), a clock signal delayed for a prescribed time by a buffer 171 can take any value of (0) and (1) in order to prevent a meta-stable state in a leading edge of a data signal received by an out of period detection section 102.例文帳に追加

データレートとクロック周波数の比がｍ：ｎで、ｍが１でない場合の擬似ロック状態にあるとき、周期ずれ検出部１０２に入力されるデータ信号の立ち上がりエッジにおいて、メタステーブルを防ぐために、バッファ１７１によって所定時間遅延されたクロック信号は、（０）と（１）とのいずれの値もとりうる。 - 特許庁

In this communication system, a synchronization master unit 12 generates a synchronous control frame at t1 timing, stands by for a time A1, starts transmission of the synchronous control frame at t2 timing when the value of a clock counter register becomes "0", and resets the clock counter register at t3 timing when the transmission of the synchronous control frame has been completed.例文帳に追加

同期マスタ装置１２は、ｔ１のタイミングにおいて、同期制御フレームを生成し、時間Ａ１の間待機し、クロックカウンタレジスタの値が「０」になったｔ２のタイミングにおいて、同期制御フレームを送信開始し、同期制御フレームの送信が完了したｔ３のタイミングにおいて、クロックカウンタレジスタをリセットする。 - 特許庁

The information processor is provided with a clock control function for reducing the frequency of a VRAM control clock to a value capable of executing a display access when an access to a VRAM 24 is continued for fixed time and only a display access is executed or switching to a power down mode is generated by a power management function included in an operating system.例文帳に追加

ＶＲＡＭ２４へのアクセスが一定時間継続して表示アクセスのみになったとき、あるいは、オペレーティングシステムのもつパワーマネージメント機能によってパワーダウンモードへの切り替えが発生したとき、ＶＲＡＭ制御クロックの周波数を表示アクセスが可能な程度の値に落すクロック制御機能を備える。 - 特許庁

A state latch section 2 sequentially latches the latched state as past and present states on the basis of a timing of the dynamic clock, a state comparison/change detection section 3 compares the past state with the present state to provide an output of a multi-value level synchronizing signal that is synchronized with the dynamic clock depending on the match-mismatch and difference of the states.例文帳に追加

状態保持部２は保持された状態を動作クロックのタイミングで過去と現在の状態として順次保持し、状態比較・変化検出部３は前記過去と現在の状態の比較を行い状態の一致、不一致及び差分により動作クロックに同期した多値レベルの同期信号を出力する。 - 特許庁