「clock value」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

A formula for calculating the optimum modulation waveform is obtained as a solution of a differential equation obtained on the basis of a derivative of a frequency change in a clock signal with respect to a time and of a maximum value of the sum of impulse responses at each period of a modulation wave and is a formula of modulating the clock signal so that levels of harmonics are almost made flat.例文帳に追加

該最適変調波形を算出する式は，クロック信号の周波数変化の時間微分と変調波の各周期におけるインパルス応答の和の最大値に関する式に基づいて得られる微分方程式の解として得られるものであって，各高調波のレベルがほぼ平坦になるようにクロック信号を変調する式である。 - 特許庁

For example, when the register outputs a component signal to use a conversion circuit (level conversion 111, RGB/YCbCr switching 123, synchronization signal addition 124); the input switching circuits 1 (151), 2 (152) select the fixed value signal, and a clock signal switching circuit 153 selects to stop supply of the clock.例文帳に追加

例えば、変換処理回路（レベル変換１１１、ＲＧＢ／ＹＣｂＣｒ切替え１２３、同期信号付加１２４）を使用するコンポーネント信号を出力する場合、入力切替え回路１（１５１）及び入力切替え回路２（１５２）は、固定値信号を選択し、クロック信号切替え回路１５３はクロック供給を停止する選択を行なう。 - 特許庁

The EX-OR circuit 21 outputs a detection signal when two enable signals s1 and s2 output from the teaching pendant 10 do not coincide with each other, and a counter circuit 22a decrements the count value set in a preset circuit 22b with clock pulse timing input from a clock pulse oscillation circuit 22c when the detection signal is input.例文帳に追加

ＥＸ−ＯＲ回路２１は教示ペンダント１０から出力される２つのイネーブル信号ｓ１，ｓ２が一致しない場合に検出信号を出力し、カウンタ回路２２ａは検出信号が入力されるとプリセット回路２２ｂに設定されているカウント値をクロックパルス発振回路２２ｃから入力されるクロックパルスのタイミングでデクリメントする。 - 特許庁

A command circuit I comprises a first counter 54 for updating the counter value in a cycle for updating of an internal clock output from an oscillation circuit 53 and a register 55 for storing the counter value of the first counter 54 when the signal level of a reset signal Re (or a fraudulence reset signal Re1) is transferred to a different state.例文帳に追加

指示回路Ｉは、発振回路５３が出力する内部クロックの更新周期毎にカウンタ値を更新する第１カウンタ５４と、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の信号レベルが異なる状態に遷移したときに第１カウンタ５４のカウンタ値を記憶するレジスタ５５を備える。 - 特許庁

The selected number of clock outputs is detected by an inverter output selection number detection circuit 165, and when the selected number becomes large with an increase in the delay value of inverters, tristate inverters 117 to 124, connected in parallel with delay inverters 101 to 108 are turned ON, to make the delay value small.例文帳に追加

インバータ出力選択数検出回路１６５によりクロック出力の選択された数を検出し、インバータ遅延値が大きくなって選択された数が大きくなると遅延用インバータ１０１ないし１０８に並列に接続されたトライステートインバータ１１７ないし１２４をＯＮして、遅延値を小さくする。 - 特許庁

To provide a digital data reproducing apparatus and a digital data reproducing method having high reliability to make possible a synchronous control between the data reproduced from a user data area and a recovered channel clock when a waveform value level after PR equalization is also set to a PR class of a value from 5 to 7.例文帳に追加

この発明は、ＰＲ等化後の波形値のレベルが５乃至７となるＰＲクラスの場合にも、ユーザデータ領域で再生されたデータとリカバリされたチャネルクロックとの同期制御を、高い信頼性をもって可能とし得るデジタルデータ再生装置及びデジタルデータ再生方法を提供することを目的としている。 - 特許庁

A first delay circuit 110 gradually delays a clock signal CLK and generates a first delay signal CLK1, a second delay signal CLK2 having a phase faster than the first delay signal CLK1 by a predetermined value, and a third delay signal CLK3 having a phase slower than the first delay signal CLK1 by a predetermined value.例文帳に追加

第１の遅延回路１１０は、クロック信号ＣＬＫを段階的に遅延させて、第１の遅延信号ＣＬＫ１と、第１の遅延信号ＣＬＫ１より位相が所定値早い第２の遅延信号ＣＬＫ２と、第１の遅延信号ＣＬＫ１より位相が所定値遅い第３の遅延信号ＣＬＫ３を生成する。 - 特許庁

A control part 3 make a measuring part 103 measure the consumption power amount at specified time intervals based on time information from a clock circuit 109, stores the measured amount in a storage part 105, displays the measure value on a measured value display part 107, and displays a graph on a load curve display part 1.例文帳に追加

制御部３は、時計回路１０９からの時間情報に基づいて計量部１０３に所定時間間隔で使用電力量を計量させ、この計量値を記憶部１０５に記憶する一方、計量値表示部１０７で数値表示させると共にロードカーブ表示部１でグラフ表示させる。 - 特許庁

When a PINT_-USBN signal entered into an interface 10 when a printer is connected to a personal computer is synchronized, and is entered into a PINT_-COUNTER 3a as a sync_-PINT signal, the PINT_-COUNTER 3a starts counting a clock, and an interrupting signal is entered into a CPU 20 when the count value reaches a connection recognition value.例文帳に追加

パーソナルコンピュータにプリンタが接続された時にインタフェース１０に入力されるＰＩＮＴ＿ＵＳＢＮ信号が同期化され、ｓｙｎｃ＿ＰＩＮＴ信号としてＰＩＮＴ＿ＣＯＵＮＴＥＲ３ａに入力されると、ＰＩＮＴ＿ＣＯＵＮＴＥＲ３ａがクロックのカウントを開始し、そのカウント値が接続認識値に達すると、割り込み信号がＣＰＵ２０に入力される。 - 特許庁

A fraudulence prevention circuit I is provided with the first counter 54 which updates its counter value per updating cycle of the internal clock output from an oscillation circuit 53 and a register 55 for storing the counter value of the first counter 54 when the signal level of the prize winning signal (illegal prize winning signal N1) shifts to a different position.例文帳に追加

不正防止回路Ｉは、発振回路５３が出力する内部クロックの更新周期毎にカウンタ値を更新する第１カウンタ５４と、入賞信号（不正入賞信号Ｎ１）の信号レベルが異なる状態に遷移したときに第１カウンタ５４のカウンタ値を記憶するレジスタ５５を備える。 - 特許庁

In the high-luminance expansion control range, when the shutter accumulation time is minimum and the quantity of light is further suppressed, the exposure control range is expanded by halving the accumulation time by doubling the clock and gradually lowering the AGC gain value after increasing the AGC gain value by a specified time.例文帳に追加

また、高輝度拡張制御範囲では、高輝度領域において、シャッタ蓄積時間が最小のときで、さらに光量を抑えたい場合には、クロックを２倍にすることによって蓄積時間を半分に減らし、ＡＧＣゲイン値を所定値分上げた後、徐々にＡＧＣゲイン値を下げることにより、露光制御範囲を拡張する。 - 特許庁

The adjustment module 38 controls the clock frequency by a first frequency with a constant absolute value, when an error is greater than or equal to a threshold after a given period of time elapses or controls it by a second frequency whose absolute value is smaller than that of the first frequency when the error is less than the threshold.例文帳に追加

調節部３８は、所定の期間経過後、誤差がしきい値以上である場合に、絶対値を固定した第１の周波数によってクロック周波数を制御し、誤差がしきい値未満である場合に、第１の周波数の絶対値よりも絶対値の小さい第２の周波数によってクロック周波数を制御する。 - 特許庁

The frequency measurement circuit is provided with a frequency divider 9 tat frequency-divides the calibration clock, a counter 4 that counts clocks outputted from the oscillation section and is reset by an output of the frequency divider, a register 5 that latches a prescribed target count value, and a comparator 6 that compares the maximum count of the counter with the target count value.例文帳に追加

周波数計測回路は、校正クロックを分周する分周器９と、発振部の出力するクロックをカウントし、分周器の出力によりリセットされるカウンタ４と、所定の目標カウント値を保持するレジスタ５と、カウンタの最大カウント値と目標カウント値とを比較する比較器６と、を備える。 - 特許庁

A fraudulence prevention circuit I is provided with the first counter 54 which updates its counter value per updating cycle of the internal clock output from an oscillation circuit 53 and a register 55 for storing the counter value of the first counter 54 when the signal level of the start operation signal (illegal start operation signal N1) shifts to a different position.例文帳に追加

不正防止回路Ｉは、発振回路５３が出力する内部クロックの更新周期毎にカウンタ値を更新する第１カウンタ５４と、開始操作信号（不正開始操作信号Ｎ１）の信号レベルが異なる状態に遷移したときに第１カウンタ５４のカウンタ値を記憶するレジスタ５５を備える。 - 特許庁

A TTS is supplied from an HDD 10 through a TTS buffer 11 to a PCR detection section 13 and a time stamp rewriting section 12, the TTS having a value of a time stamp added to each TS packet and a value of the PCR of a TS packet containing the PCR being asynchronously recorded based on clock systems different from each other.例文帳に追加

各ＴＳパケットに付加されたタイムスタンプの値と、ＰＣＲを含むＴＳパケットの前記ＰＣＲの値が、互いに異なるクロック系に基づいて非同期に記録されたＴＴＳが、ＨＤＤ１０からＴＴＳバッファ１１を介してＰＣＲ検出部１３及びタイムスタンプ書き換え部１２に供給される。 - 特許庁

A memory read circuit is provided with a data-bus buffer control circuit controlling a data bus buffer 2 so that variation of a signal on a data bus 7 is prevented depending on an operation clock and the contents of a register until a sense amplifier 1 outputs the same value as a value of a memory cell and it is decided to either of a High level or a Low level.例文帳に追加

センスアンプ１の出力がメモリセルの値と同じ値を出力し、ＨｉｇｈレベルまたはＬｏｗレベルどちらかに確定するまでの間、動作クロックやレジスタ内容により、データバス７上の信号の変化をなくすようにデータバスバッファ２を制御するデータバスバッファ制御回路を備える。 - 特許庁

To fix an interpolation arithmetic output value on a specific parameter gradient value is detected and throughout the detection period when parameters of pixels for drawing an arbitrary body as three-dimensional video are linearly interpolated and to reduce the power consumption needed to charge and discharge a clock wire.例文帳に追加

任意の物体を３次元映像で描画するための画素のパラメータを線形補間する場合に、特定のパラメータ傾き値を検出された場合及びその検出期間中、その補間演算出力値を固定できるようにすると共に、クロック配線の充電放電に伴う電力消費を低減できるようにする。 - 特許庁

A reception timing specification section 54 specifies reception timing of a symbol stream of an interference wave and reception timing of a symbol stream from a user, and a transmission timing adjustment section 53 calculates transmission timing at which a reception timing difference is changed into a threshold value or over when the reception timing difference is less than the threshold value and informs a clock generating section 52 about the transmission timing.例文帳に追加

受信タイミング特定部５４は、干渉波のシンボル列とユーザからのシンボル列の受信タイミングを特定し、送出タイミング調整部５３は、受信タイミング差が閾値未満ならば、受信タイミング差が閾値以上に変るような送出タイミングを算出し、当該送出タイミングをクロック生成部５２に通知する。 - 特許庁

To provide a single integral type analog/digital converter that uses a low frequency analog/digital conversion clock in order to monitor and measure an integral value of battery charging/discharging currents with low power consumption and extended dynamic range and measures an integral value even from a bipolar input current.例文帳に追加

バッテリーの充放電電流の積算値を監視、計測するために、低周波のＡ／Ｄ変換用クロックを使用しながら低消費電力化を図り且つダイナミックレンジを拡大するとともに、正負極性の入力電流に対しても一台の積分型Ａ／Ｄコンバータで積算値の計測を行うこと。 - 特許庁

A random number generation part 5 generates random numbers from a counted value of an internal counter 4 at the time of interruption to a CPU 3 by an internal clock 1 of each node, waiting time is generated by multiplying the random numbers by a timing numeric value by a multiplication part 6 and a network participation processing part 8 performs participation processing after the waiting time counted by a timer counting part 7.例文帳に追加

各ノードの内部時計１によるＣＰＵ３への割り込み時の内部カウンタ４の計数値から乱数発生部５が乱数を発生し、乗算部６でタイミング数値を乗じて待ち時間を発生し、タイマ計時部７で計時した待ち時間後にネットワーク参加処理部８が参加処理をする。 - 特許庁

When the data processing section 10 acquires a timing signal from a clock section 60, the processing section 10 stores a value in the succeeding transmission quantity storage area 26 in a setting transmission quantity storage area 25 to update the upper limit of capacity of the multiple address information.例文帳に追加

データ処理部１０は、時計部６０からタイミング信号を取得すると、次回送信量記憶領域２６の値を設定送信量記憶領域２５に格納して、同報情報の容量の上限値を更新する。 - 特許庁

To provide a frequency controller that receives fluctuations in an input signal frequency before and after a mean value that gives no effect onto a clock signal extracted or synthesized, even when strong jitter is in existence in the input signal.例文帳に追加

入力信号に強いジッタが存在する場合でも、抽出される、または合成されるクロック信号に対して影響を及ぼさない、平均値前後の入力信号周波数変動を受け入れる装置を提供する。 - 特許庁

A set value of a baby's birthday is stored in a part 29 for calculating the number of days elapsed, and the part 29 calculates the number of days elapsed till the day of photographing after the baby's birthday on the basis of date information outputted from a clock part 28.例文帳に追加

経過日数算出部２９には、赤ん坊の誕生日の設定値が記憶されており、時計部２８から出力される日時情報に基づいて、赤ん坊の誕生日から撮影日までの経過日数を算出する。 - 特許庁

A clock extracting means is composed of a first phase comparing means 1, a first up-down counter means 2, a weighting means 3, a charge pump 4 forming a voltage value determining means, a low-pass filter 5 and a voltage controlled oscillator means 6.例文帳に追加

クロック抽出手段は、第１位相比較手段１と、第１アップダウンカウンタ手段２と、加重手段３と、電圧値決定手段を構成するチャージポンプ４及びローパスフィルター５と、電圧制御発振手段６とで構成される。 - 特許庁

Each time a spiral servo pattern to be used as a base pattern is switched, a correction value corresponding to the spiral servo pattern to be newly used as a base pattern is acquired from the correction table, and a phase of a servo write clock is adjusted.例文帳に追加

そしてベースパターンとして使用すべきスパイラルサーボパターンが切り替えられる度、新たにベースパターンとして使用すべきスパイラルサーボパターンに対応する補正値が補正テーブルから取得されてサーボライトクロックの位相が調整される。 - 特許庁

When the input voltage VIN drops by a certain value or over, a reset circuit 44 resets a node n11 to a grounding potential, in case that a clock CLK1 changes from H level to L level, thereby preventing a NMOS transistor 21 from being turned on.例文帳に追加

入力電圧ＶＩＮが一定値以下に低下すると、クロックＣＬＫ１がＨレベルからＬレベルに変化した場合に、リセット回路４４は、ノードｎ１１を接地電位にリセットし、ＮＭＯＳトランジスタ２１がＯＮになることを防ぐ。 - 特許庁

Normally, a CPU 130 monitors the voltage of secondary battery 200, and if the remaining capacity of the secondary battery 200 decreases to a value that is required for backing up a real-time clock(RTC) 110, shift is made for an operation mode to a standby mode.例文帳に追加

通常時、ＣＰＵ１３０は二次電池２００の電圧をモニターしており、二次電池２００の電池残量がＲＴＣ１１０をバックアップするために必要な値まで減った場合、動作モードをスタンバイモードに遷移させる。 - 特許庁

The test result dout is compared with the test pattern din of the expected value by a data comparator 70, and the comparing result compout is held by an output control circuit 80 and fed out synchronously with the test clock tck.例文帳に追加

テスト結果ｄｏｕｔは、データ比較器７０によって期待値のテストパターンｄｉｎと比較され、この比較結果ｃｏｍｐｏｕｔが出力制御回路８０に保持され、テストクロックｔｃ ｋに同期して外部へ出力される。 - 特許庁

At the time of completing the counting of a prescribed value in the internal clock signal CLK-INT, a counter 312 outputs an overflow signal OF to a reset synchronizing circuit 314, which generates an internal reset signal /RST-INT.例文帳に追加

カウンター３１２は内部クロック信号ＣＬＫ＿ＩＮＴの所定値のカウントを完了するとオーバーフロー信号ＯＦをリセット同期部３１４に出力することにより、リセット同期部３１４は内部リセット信号／ＲＳＴ＿ＩＮＴを発生させる。 - 特許庁

To prevent deterioration in detection accuracy of a correlation value and decrease in an equalizing effect following this, even if the sampling timing of a signal to be equalized shifts due to the influence of clock jitters generated in errors of a crystal.例文帳に追加

水晶の誤差によって発生するクロックジッタの影響を受けて、等化対象となる信号のサンプリングタイミングがずれた場合であっても、相関値の検出精度の劣化、及び、それに伴う等化効果の低減を防ぐこと。 - 特許庁

To provide a clock synchronization device that can linearly generate an output voltage of a digital/analog converter corresponding to a digital code value so as to enhance a jitter characteristic in a region with a very high delay rate of a variable delay line.例文帳に追加

デジタルコード値に対するデジタル／アナログ変換器の出力電圧を線形的に形成し、可変遅延ラインの遅延率が非常に大きい領域でのジッタ特性を向上させることができるクロック同期装置を提供する。 - 特許庁

An oscillation circuit selects one of a plurality of oscillation frequency bands according to the counter value, and adjusts the oscillation frequency according to control voltage in the selected oscillation frequency band, for outputting an output clock.例文帳に追加

発振回路は、複数の発振周波数帯域のいずれかをカウンタ値に応じて選択するとともに、選択した発振周波数帯域において制御電圧に応じて発振周波数を調整して出力クロックを出力する。 - 特許庁

A register having the peak level is determined by size transition state switching detection of the results of comparison, and the number of comparisons until that time indicates the time from the stand-up of the latest reference clock to a peak value receiving time.例文帳に追加

比較結果の大小遷移状態切り替わり検出により、ピークレベルが保持されたレジスタを割り出し、そのときまでの比較回数が直近の基準クロックの立上りからピーク値受信時刻までの時間を示すとする。 - 特許庁

By adding a correction value 136 that is an output of an amplifier circuit 107 to an output 128 of a phase comparison circuit 106, errors entering the circuit 106 are canceled and a stable audio clock is generated.例文帳に追加

位相比較回路１０６の出力１２８は増幅回路１０７の出力である補正値１３６を加算することにより、位相比較回路に入り込む誤差をキャンセルすることができ、安定なオーディオクロックを生成することが出来る。 - 特許庁

When the reproduction of the preceding VOBU is finished, the stream separation section 107 changes a value of a system clock STC (ST 705) and restarts the data write of the VOBU next to the preceding VOMU and succeeding VOBUs to each elementary buffer.例文帳に追加

前記先行ＶＯＢＵの再生が終了すると、ストリーム分離部１０７はシステムの時計ＳＴＣの値を変更する（ＳＴ７０５）と共に、前記各エレメンタリバッファへの前記後続ＶＯＢＵ以降のデータ書込みを再開する。 - 特許庁

The read counter 4 increments synchronously with the read clock CKr only while the write end signal is inputted, and an output signal controller outputs data stored in the buffer indicated by the incremented value Cr.例文帳に追加

読み出しカウンタ４は、書き込み終了信号が入力されている間のみ、読み出しクロックＣＫｒに同期してインクリメントし、出力信号制御部は、そのインクリメント値Ｃｒが示すバッファに格納されたデータを出力する。 - 特許庁

Various timing signals are created by a gate output shift clock creation circuit 236, a gate output on/off timing creation circuit 237 and a source output on/off timing creation circuit 237 by using the holding value of the holding part 235.例文帳に追加

保持部２３５の保持値を用いてゲート出力シフトクロック作成回路２３６、ゲート出力ｏｎ/ｏｆｆタイミング作成回路２３７、ソース出力ｏｎ/ｏｆｆタイミング作成回路２３７によって各種のタイミング信号が作成される。 - 特許庁

To provide a noise eliminating circuit which is capable of dispensing with the readjustment of a mask period even if an image processing clock is changed by sampling the width of a synchronous signal and automatically selecting a mask width from the sampled value in an image processing device.例文帳に追加

画像処理装置において、同期信号幅をサンプリングし、そのサンプリング値からマスク幅を自動選択することで、画像処理クロックが変った場合でも、マスク期間の再調整を不要にするノイズ除去回路を提供する。 - 特許庁

A resistor value control unit 24 outputs a resistance control signal for controlling weight of composite for each of signals in phase-compositing a plurality of clock signals Va, Vax, Vb, Vbx having a plurality of kinds of phases.例文帳に追加

抵抗値制御部２４は、複数種類の位相を有する複数のクロック信号Ｖａ、Ｖａｘ、Ｖｂ、Ｖｂｘを位相合成する際に、各クロック信号に対する合成の重み付けを制御する抵抗値制御信号を出力する。 - 特許庁

A circuit receives clock signals, a data word having information about reading or writing access from/to the circuit and outputted from a control device, and an interrupt permission signal being a predetermined value in process of transmission of the data word.例文帳に追加

回路は、クロック信号と、回路への読み出しまたは書き込みアクセスについての情報を有する、制御装置から出力されるデータワードと、データワードの伝送中は所定の値である割り込み許可信号とを受信する。 - 特許庁

The communicating function is used for transmitting the measured value of the gas consumption measured every time by the measuring function and stored in the external memory and for transmitting the time correction of the clock for measuring the fixed time and a battery voltage drop warning information.例文帳に追加

通信機能を使って、計測機能で計測して時間毎に外部メモリーに記憶したガス使用量計測値の伝送と、一定時間を計測する時計の時間修正と、電池電圧低下警報情報との伝送を行う。 - 特許庁

The delay time DR of a clock signal CLK passing through the signal delay path 5 is monitored by the safety appliance 3 and when the delay time DR reaches a specified value, it determines the part of the pachinko machine 1 to expire the life thereof and the results are notified.例文帳に追加

保安装置３で、信号遅延パス５を通過したクロック信号ＣＬＫの遅延時間ＤＲをモニタして、遅延時間ＤＲが所定値に達したら、パチンコ機１の部品が寿命であると判断して、報知する。 - 特許庁

The sample value series whose phase is corrected, on the other hand, is inputted into the phase detecting section 16 and the phase error is detected, then the generated phase error signal is provided to the phase correcting section 15 and the clock generating section 13 respectively.例文帳に追加

一方、位相が補正されたサンプル値系列は、位相検出部１６に入力されて位相誤差が検出され、生成された位相誤差信号が位相補正部１５とクロック生成部１３にそれぞれ供給される。 - 特許庁

A limiting circuit 12 for secondary duty delivers a clock signal set_2 with a timing, when making on-duty of secondary current that begins to flow to a secondary winding 110B of a transformer 110 from turn-off timing of a switching device 1 constant at a predetermined value.例文帳に追加

２次デューティ制限回路１２は、スイッチング素子１のターンオフのタイミングからトランス１１０の２次巻線１１０Ｂに流れ始める２次電流のオンデューティを所定値で一定にするタイミングでクロック信号ｓｅｔ＿２を出力する。 - 特許庁

The pulse output means changes the division ratio of the clock based on a comparison result obtained by the comparison means and the detection result obtained by the temperature detection means for every predetermined time, and controls a drive frequency of the switching means so as to reach the target value.例文帳に追加

パルス出力手段は、所定時間毎に比較手段の比較結果と温度検出手段の検出結果によりクロックの分周比を変化させ、目標値に到達するようにスイッチング手段の駆動周波数を制御する。 - 特許庁