「clock value」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

When the difference between the two is less than the specific value, whether the sent time data has worse accuracy than the self clock or not is judged (step SA3).例文帳に追加

両者の差が所定未満であった場合には、送られてきた時刻データは精度が自分の時計より精度が悪いか否かを判別する（ステップＳＡ３）。 - 特許庁

A clock signal cycle is made longer than a target value by a gain (MRTP2) by the latch circuit replacement of a flip-flop circuit and a logic circuit (LGA-LGC) is arranged.例文帳に追加

クロック信号周期を、目標値よりもフリップフロップ回路のラッチ回路置換による利得（ＭＲＴＰ２）長くして論理回路（ＬＧＡ−ＬＧＣ）を配置する。 - 特許庁

The counter section 254 counts widths of the pulse signal with a clock CK0 until comparison completion of the voltage comparison section 252 and holds the count value at the time of comparison completion.例文帳に追加

カウンタ部２５４は、電圧比較部２５２の比較完了までパルス信号の幅をクロックＣＫ０でカウントし、比較完了時点のカウント値を保持する。 - 特許庁

An m-period delay unit 5 is provided to delay the output from the average value computer 3 longer than one period of the reference clock signal fr.例文帳に追加

そして、平均値計算器３からの出力を基準クロック信号ｆｒの１周期分よりも長く遅延させるｍ周期遅延器５を備える。 - 特許庁

A low order bit control unit 330 performs a frequency-dividing operation, and selects a low-order current source cell 533 of a weighted current value by using a (1/2)^k frequency-division clock.例文帳に追加

下位ビット制御部３３０は、分周動作を行ない１／２＾ｋ分周クロックを使用して重付け電流値の下位電流源セル５３３を選択する。 - 特許庁

Sequentially, it executes a random circuit setting program and sets a random number maximum value, a random number updating method, a period of an internal clock signal, and the like in the random number circuit.例文帳に追加

続いて、乱数回路設定プログラムを実行して、乱数最大値、乱数更新方式及び内部クロック信号の周期などを乱数回路に設定する。 - 特許庁

Counters 94 and 96 inside both CPUs 12 and 14 count up from 0 by the inputted sampling clock and an instructed operation is executed corresponding to the count value.例文帳に追加

両ＣＰＵ１２，１４内のカウンタ９４，９６は入力されるサンプリングクロックによって０からカウントアップし、該カウント値に応じて、指示された動作を実行する。 - 特許庁

The trigger signal T is outputted to the receiving buffer 202b thereafter each time the reference clock Sref' is adjusted, is counted up to the packet sending-out interval counted value Δpn.例文帳に追加

これ以後、調整後の基準クロックSref’がパケット送出間隔計数値Δpnだけカウントされるごとに受信バッファ２０２ｂへトリガ信号Tが出力される。 - 特許庁

Furthermore, clock errors generated in an asynchronous system are accumulated, and when the secondary multiplexing jitter exceeds a threshold value, a null packet is inserted so as to remove errors.例文帳に追加

さらに、非同期システムで生じるクロック誤差が蓄積し、二次多重化ジッタが閾値を越えた場合には、ＮＵＬＬパケットを挿入して誤差を除去する。 - 特許庁

When the input clock signal rises, the coupling capacitor 27 changes a gate voltage of the NMOS 13 to keep the on resistance value constant.例文帳に追加

カップリング容量２７は、入力クロック信号の立ち上がりの際にＮＭＯＳ１３のゲート電圧を変化させて前記オン抵抗値を一定に保つ。 - 特許庁

To provide a method and apparatus for dividing a clock signal by a non integer value to give an output signal exhibiting a 50/50 duty cycle.例文帳に追加

５０／５０負荷サイクルを示す出力信号を与えるためにクロック信号を非整数除数で除算する方法及び装置を提供すること。 - 特許庁

A maximum/minimum value determination circuit 240 selects a sampling time having a maximum or minimum sum and provides a recovered clock signal 270.例文帳に追加

最大値−最小値決定回路２４０が、最大または最小の和を有するサンプル時間を選択して、回復されたクロック信号２７０を提供する。 - 特許庁

A selector 103 outputs one of the oscillation clocks CK0, CK1, ..., CKn-1 as a select clock based on a set value SET1.例文帳に追加

セレクタ１０３は、設定値ＳＥＴ１に基づいて発振クロックＣＫ０，ＣＫ１，・・・，ＣＫｎ−１のいずれか１つを選択クロックＣＫＳＥＬとして出力する。 - 特許庁

A control oscillation section 12 has a frequency divider 18, a cycle measuring circuit 20, a moving average value arithmetic circuit 22, and an output clock generating circuit 24.例文帳に追加

制御発振部１２は、分周器１８と周期測定回路２０と移動平均値演算回路２２と出力クロック発生回路２４とを有している。 - 特許庁

To provide a method for automatically adjusting a phase of a sampling clock to an optimal value without causing deterioration in picture quality such as blotting on a display picture.例文帳に追加

表示画面ににじみ等の画質低下を発生させることなく、サンプリングクロックの位相を最適な値に自動調整する方法を提供する。 - 特許庁

To realize a communication device, by which a receive-data error is not generated without being subject to an effect by clock delay by the length of a transmission line and the value of a bit rate.例文帳に追加

伝送路の長短によるクロック遅延やビットレートの高低による影響を受けずに受信データ誤りを生じさせない通信装置を実現する。 - 特許庁

To provide a system for grasping and changing a jitter value of a clock with respect to cycle to cycle jitter at a low cost.例文帳に追加

Ｃｙｃｌｅ ｔｏ ｃｙｃｌｅ ｊｉｔｔｅｒ ＣＬＯＣＫをそのｊｉｔｔｅｒ値を把握、変更させるシステムを安価に提供することができる。 - 特許庁

In an address generation circuit 11, clock signals ck are counted, and outputs addresses a11 in an order set at random on the basis of the counted value.例文帳に追加

アドレス発生回路１１でクロック信号ｃｋがカウントされ、カウント値に基づいてアドレスａ１１が無秩序に設定された順序で出力される。 - 特許庁

Then, an AD converter having a sampling clock in common with the DA converter, for converting the voltage value of the current sensor into a digital signal B is provided.例文帳に追加

次に、上記電流センサの電圧値をデジタル信号Bに変換するための、上記DA変換器とサンプリングクロックを共有するAD変換器を設ける。 - 特許庁

Since a delayed clock signal of different delay time is inputted to each block, simultaneous switching can be reduced and the peak value of the EMI can be also reduced.例文帳に追加

ブロック毎に異なる遅延時間の遅延クロック信号を入力することで、同時スイッチングを減らし、ＥＭＩのピーク値を減少させることができる。 - 特許庁

The counter 254 counts a clock CK0 to measure the width of the pulse signal until the end of the comparison operation of the comparator 252, and stores a count value at the end of the comparison.例文帳に追加

カウンタ部２５４は、電圧比較部２５２の比較完了までパルス信号の幅をクロックＣＫ０でカウントし、比較完了時点のカウント値を保持する。 - 特許庁

An STA unit 5 calculates a setup slack that is a margin of setup time of flip-flop, based on a current design value of clock latency of flip-flop.例文帳に追加

ＳＴＡ部５は、フリップフロップのクロックレイテンシの現在の設計値に基づいて、フリップフロップのセットアップ時間のマージンであるセットアップスラックを算出する。 - 特許庁

At self diagnostic test, the memory macro 1 can be tested with an internal clock signal iCLK and a second latency value information L1 optimal to the memory macro.例文帳に追加

また自己診断試験時にはメモリマクロに最適な内部クロック信号ｉＣＬＫや第２レイテンシ値情報Ｌ１でメモリマクロ１の試験を実行することができる。 - 特許庁

A digital accumulator 10 contains a first adder stage 15 where an input addend is added to the least significant value of the output of the accumulator at a previous clock cycle.例文帳に追加

デジタルアキュムレータ（１０）は入力加数が前のクロック周期におけるアキュムレータの出力の最下位部の値に加えられる第１の加算器段（１５）を含む。 - 特許庁

To provide a device and a method for receiving data capable of obtaining a reproducing quality deteriorated at a small value even when there is no means for reproducing a clock.例文帳に追加

クロックを再生する手段がなくても劣化の少ない再生品質を得ることが可能なデータ受信装置及びデータ受信方法を提供すること。 - 特許庁

When a selection signal SE of the selector 2 is "1", the flip-flop 1 inputs the external input data value Din and takes it in at a leading edge of the clock CK.例文帳に追加

フリップフロップ１は、セレクタ３の選択信号ＳＥが“１”の場合、外部入力データ値Ｄinを入力し、クロックＣＫの立ち上がりエッジで取り込む。 - 特許庁

Then the imaging apparatus transmits the PCR by N frames and starts reproduction and transmission of a stream recorded on the magnetic tape when a system clock reaches the SPCR value.例文帳に追加

その後ＮフレームはＰＣＲを送信し、システムクロックがＳＰＣＲの値になったところで、磁気テープに記録されているストリームの再生と送信を開始する。 - 特許庁

Each node which is decentralized through are communication link 12 in this system 10 includes a slave clock which synchronizes a slave time value by using a synchronizing protocol.例文帳に追加

本発明に従うシステムにおいて、通信リンクを経由して分散する各ノードは、同期プロトコルを使用してスレーブ時刻値を同期させるスレーブ・クロックを含む。 - 特許庁

A PWM carrier original signal generating means 50 outputs each bit of the counted value based on the internal clock as the basic carrier signal with a parallel signal line.例文帳に追加

ＰＷＭキャリア原信号発生部５０が内部クロックに基づく計数値を基本キャリア信号としてその値の各ビットを並列信号線で出力する。 - 特許庁

The DAC 130 converts a data supplied from the waveform memory 120 into an analog value, in the cycle of the clock signal 140, and outputs an optional wave form.例文帳に追加

ＤＡＣ１３０は、クロック信号１４０の周期で、波形メモリ１２０から供給されるデータをアナログ値に変換して、任意波形を出力する。 - 特許庁

The microcomputer 36 calculates a correcting value corresponding to the number of clock signals oscillated by the crystal 37 while the analog tuner 24 extracts a synchronizing signal.例文帳に追加

マイコン３６は、アナログチューナ２４が同期信号を抽出する間にクリスタル３７が発振したクロック信号の数に対応する修正値を算出する。 - 特許庁

The oscillation abnormality detecting part specifies the frequency of the oscillator on the basis of a count value obtained by measuring the clock outputted form the oscillator.例文帳に追加

発振異常検出部は、その発振器から出力されるクロックを計測して得られたカウント値に基づいてその発振器の周波数を特定する。 - 特許庁

In this case, the system speed maintains the initial value, and the pixel clock frequency and the number of the revolutions of the polygon mirror are changed depending on the number of the identified laser diodes.例文帳に追加

このとき、システムスピードは初期値を維持し、画素クロック周波数及びポリゴンミラー回転数を特定されたレーザダイオードの個数に応じて変更する。 - 特許庁

When the received stream is a non-real-time stream read out of storage media 13, on the other hand, the frequency of the reproduction clock is set to a fixed value.例文帳に追加

一方、受信されたストリームが、蓄積メディア１３から読み出される非リアルタイムストリームである場合には、再生クロックの周波数は固定値に設定される。 - 特許庁

Then, the image display unit regulates the delay time τ of the dot clock signal in a range of τ=0, 1 to 31 so that a predetermined index value V becomes the minimum.例文帳に追加

このとき、画像表示装置は、所定の指標値Ｖが最小となるように、ドットクロック信号の遅延時間τを、τ＝０，１，…，３１の範囲で調整する。 - 特許庁

A performance control board 90 sets the timing value of a present date/hour by RTCM (Real-Time Clock Module) as a standard value based on that a date/time standard value command is input from a connector of an existing constitution where a performance control command is input.例文帳に追加

演出制御基板９０において、演出制御コマンドが入力される既存の構成であるコネクタから日時標準値コマンドを入力させることに基づいて、ＲＴＣＭ（リアルタイムクロックモジュール）による現在日時の計時値を標準値に設定する。 - 特許庁

A latch signal generating circuit 133 synchronizes a random number value reading signal inputted from a random number value reading signal output circuit 139 with the leading edge of the delay clock signal S2, and outputs the synchronized signal to a random number value storing circuit 131 as a latch signal SL.例文帳に追加

ラッチ信号生成回路１３３は、乱数値読取信号出力回路１３９から入力される乱数値読取信号を、遅延クロック信号Ｓ２の立ち上がりエッヂに同期させてラッチ信号ＳＬとして乱数値記憶回路１３１に出力する。 - 特許庁

To make fraudulent conduct difficult and to reliably use a counter value latched based on the entry of a game ball in game control, in a game machine in which the value of a counter counting clock signals is a random number value used in determination of a jackpot or the like.例文帳に追加

クロック信号を計数するカウンタの値を大当り等の判定に用いられる乱数値とする遊技機において、不正行為を困難にすると共に、遊技球の入賞に基づいてラッチされたカウンタ値を確実に遊技制御で使用できるようにする。 - 特許庁

To make a fraudulent act difficult and to reliably use a counter value latched according to the prize winning the a game ball in game control, in a game machine in which the value of a counter for counting clock signals is made a random number value to be used for determining a jackpot etc.例文帳に追加

クロック信号を計数するカウンタの値を大当り等の判定に用いられる乱数値とする遊技機において、不正行為を困難にすると共に、遊技球の入賞に基づいてラッチされたカウンタ値を確実に遊技制御で使用できるようにする。 - 特許庁

The latch signal generation circuit 133 synchronizes random number value read signals inputted from a random number value read signal output circuit 139 with the rising edge of the inverted clock signals S2 and outputs them to a random number value storage circuit 131 as latch signals SL.例文帳に追加

ラッチ信号生成回路１３３は、乱数値読取信号出力回路１３９から入力される乱数値読取信号を、反転クロック信号Ｓ２の立ち上がりエッヂに同期させてラッチ信号ＳＬとして乱数値記憶回路１３１に出力する。 - 特許庁

When recording video data inputted to a plurality of data ports DATA0-DATA7 and a clock port CLK, regarding a port where a data value is not changed for a predetermined time, the data value of that port and data representing that the data value is continued are recorded.例文帳に追加

複数のデータポートＤＡＴＡ０〜ＤＡＴＡ７とクロックポートＣＬＫに入力される映像データを記録する際、所定時間に亘ってデータ値の変化がないポートについて、そのポートのデータ値とそのデータ値が連続している旨を表すデータを記録する。 - 特許庁

Moreover, the Vp-p and an upper limit value of an output waveform in the same count value can be controlled not depending on the frequency of output signal, by controlling the PWM signals inputted to the two switching circuits, based on the count value of the reference clock.例文帳に追加

さらに、２つのスイッチング回路に入力するＰＷＭ信号の制御を基準クロックのカウント値に基づいて実行することで、出力信号の周波数に依存せず、同一のカウント数での出力波形のＶｐ−ｐ、上限値等の制御が可能となる。 - 特許庁

When the digital television broadcast receiver is manufactured, the input value of the controlled voltage generator 12 when the frequency of the system clock signal generated by the VCXO 11 generates reaches 27 MHz as a set value is checked, and this input value is previously written to a nonvolatile memory and made freely readable as a set input value 17 at a proper time.例文帳に追加

ディジタルテレビ放送受信機の製造時では、ＶＣＸＯ11の生成するシステムクロック信号の周波数が設定値の２７ＭＨｚとなる時の制御電圧生成器12の入力値を調べ、この入力値を不揮発メモリにあらかじめ書き込み、かつ適時、設定入力値17として読出し自在としておく。 - 特許庁

An evaluation value obtained by dividing delayed signals by the vector value of a synchronous symbol, taking the differences between two adjacent quotients and summing up the differences or an evaluation value denoting the degree of concentration of the delayed signals onto a mean reception vector is compared with a preset threshold, and the timing of a sampling clock whose evaluation value is smaller than the preset threshold is used for a synchronization detection timing.例文帳に追加

遅延信号を同期シンボルのベクトル値で除算した値と隣接出力値との減算値を加算した評価値、あるいは遅延信号の平均受信ベクトルへの集中度合いを評価値とし、予め設定した閾値と比較し、閾値より評価が小さくなるサンプリングクロックのタイミングを同期検出タイミングとする。 - 特許庁

An authentication data selection part 15 retrieves time data matched with time data obtained by the clock section 14 in photographing new image data from the featured value data table, and when the matched time data includes the classified face featured value data, the authentication data selection part 15 selects the face featured value data as face featured value data for authentication.例文帳に追加

認証用データ選択部１５は、特徴量データテーブルの中から、新画像データ撮影時に時計部１４で取得された時間データと一致する時間データを検索し、一致する時間データに分類された顔特徴量データがある場合には、その顔特徴量データを認証用顔特徴量データとして選択する。 - 特許庁