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clock valueの部分一致の例文一覧と使い方

該当件数 : 1269件

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例文

An adjuster M5 delays a reference clock T12 by a J-th delay value according to the signal T10 of the (J-1)th time (1≤J≤N), and supplies it to the A/D converter M2 as the clock T13.例文帳に追加

調整器Ｍ５は、（Ｊ−１）回目（１≦Ｊ≦Ｎ）の信号Ｔ１０に応じて、基準クロックＴ１２を第Ｊ遅延値だけ遅らせてクロックＴ１３としてＡ／Ｄ変換器Ｍ２に供給する。 - 特許庁

When the frequency of the reception clock RCK is deviated from the frequency of a transmission clock of a communication opposite party, the count RCNT when an edge detection signal ES is at an H level is deviated from a prescribed value.例文帳に追加

受信クロックＲＣＫの周波数と通信相手側の送信クロックの周波数とがずれていると、エッジ検出信号ＥＳがＨの時のカウント値ＲＣＮＴが所定値からずれる。 - 特許庁

To solve the problem that a processor consumes a useless power since a method for setting the clock frequency of a clock to be supplied to a processor to a value obtained by assuming the maximum processing quantity to be performed by the processor.例文帳に追加

プロセッサに対して供給するクロックのクロック周波数をプロセッサが行う最大処理量を想定した値に設定する方法が用いられていたため、プロセッサが無駄な電力を消費する。 - 特許庁

The circuit 70a accurately recognizes the value of every word from continuous signals CMP-S without a pause on the basis of 13.5 MHz data clock D-CLK supplied by a data clock output circuit 53.例文帳に追加

ＤＡ変換回路７０ａは、休止のない連続したコンポジット信号CMP-Sから、データクロック出力回路５３が供給する13.5MHzのデータクロックD-CLKにもとづいて、１ワードごとの値を正しく認識する。 - 特許庁

例文

When the Lock decision signal 12a is input, the clock control circuit 13 controls the multiplexer 14 to switch the output synchronously with an offset clock PLQB acquired by offsetting the phase of the PLB by a predetermined value.例文帳に追加

クロック制御回路１３は、Ｌｏｃｋ判定信号１２ａが入力されるとＰＬＢの位相を所定値オフセットさせたオフセットクロックＰＬＱＢに同期してマルチプレクサ１４の出力を切り替えさせる。 - 特許庁

例文

The slave station device 8 calculates a data residence average time t5 on the basis of a slave station receiving time TK4, calculates a deviation Δt between the master station master clock 2 and a slave station internal clock 12, and modifies the internal clock 12 to synchronize the times if the deviation exceeds a prescribed value.例文帳に追加

子局装置８は、子局受信時刻ＴＫ４により、データ滞留平均時間ｔ５を算出し、親局マスタ時計２と子局装置内部時計１２との偏差Δｔを算出し、所定値を越えたら、内部時計１２を修正し、時刻を同期させる。 - 特許庁

The clock phase difference between the clock CLKA for the first module 21 and the clock CLKB for the second module 22 is set to a predetermined value in Step ST3 before the first module 21 and second module 22 execute respective predetermined operations independently in Step ST4.例文帳に追加

その後、ステップＳＴ３において、モジュールＡ２１のクロックＣＬＫＡとモジュールＢ２２のクロックＣＬＫＢとのクロック位相差を所定の大きさに設定した後、ステップＳＴ４において、モジュールＡ２１とモジュールＢ２２とがそれぞれ独立に所定の演算処理を行う。 - 特許庁

Thus, counting from a point of time (T2) when a logical value of a signal input into the clock control terminal 13 is switched to 1, just after a second fall of a pulse output from the PLL 204, a clock control part 5 outputs a clock signal of the PLL 204.例文帳に追加

このことによって、クロック制御部５は、クロック制御端子１３に入力される信号の論理値が１に切替わった時点（Ｔ２）から数えて、ＰＬＬ２０４から出力されたパルスの２番目の立下りの直後に、ＰＬＬ２０４のクロック信号を出力する。 - 特許庁

The rise timing of a reference clock is correctively delayed with a delay amount tr0-tr23 shown in (A) and the fall timing thereof is correctively delayed with a delay amount tf0-tf23 shown in (B) in accordance with an increasing counter value counting the reference clock to output an operation clock.例文帳に追加

基準クロックを計数したカウンタ値の増加に応じて、その基準クロックの立ち上がりタイミングを（Ａ）に示す遅延量ｔｒ０〜ｔｒ２３で遅延補正し、立ち下がりタイミングを（Ｂ）に示す遅延量ｔｆ０〜ｔｆ２３で遅延補正した動作クロックを出力する。 - 特許庁

例文

Further, since a value of a clock frequency division ratio generated on the simulation model 31 side is made to be taken into the clock controller 50 simultaneously with access to a slave model 32 from the CPU 41, a simulation method having extremely small overhead for clock control (adjustment) can be achieved.例文帳に追加

更に、シミュレーションモデル３１側で生成されたクロック分周比の値を、ＣＰＵ４１からスレーブモデル３２へのアクセスと同時に、クロックコントローラ５０内に取り込むようにしたので、クロック制御（調整）のためのオーバヘッドが極めて少ないシミュレーション方法を実現できる。 - 特許庁

例文

While a reception strength of a television broadcast signal detected by a reception strength detection section 14 indicates a value lower than a prescribed reception strength, a frame synchronizing clock is controlled to be stopped in a master clock and the frame synchronizing clock supplied to an encoder 15.例文帳に追加

受信強度検出部１４で検出されたテレビジョン放送信号の受信強度が所定の受信強度よりも低い値を示す間、エンコーダ１５に供給されているマスタークロック及びフレーム同期クロックのうち、フレーム同期クロックを停止制御する。 - 特許庁

An automatic signal generator 30 repeatedly counts from an initial value to an end value with a specified clock, and supplies the illumination start signal to the driving current control unit 20 when the count value reaches a specified illumination start value, or the extinction start signal to the control unit 20 when the count value reaches a specified extinction start value.例文帳に追加

自動信号発生部３０は、初期値から終了値まで所定のクロックで繰り返しカウントし、得られたカウント値が所定の点灯開始値と一致したときに点灯開始信号を駆動電流制御部２０に供給し、カウント値が所定の消灯開始値と一致したときに消灯開始信号を駆動電流制御部２０に供給する。 - 特許庁

An integrated value 14 and a frequency-setting clock AC_CLK are inputted to an AC-signal generator 4 to regulate the amplitude according to the integrated value 14, and a sinusoidal AC signal 18 is generated at a regulated frequency in accordance with the frequency-setting clock.例文帳に追加

ＡＣ信号生成部４に積分値１４と周波数設定クロックＡＣ＿ＣＬＫが入力されて、積分値１４に従って振幅を制御され、周波数設定クロックに従って周波数を制御された正弦波であるＡＣ信号１８が生成される。 - 特許庁

A timer circuit 10 having a counter 101 which performs the count operation on the basis of the frequency of a clock is provided with a count end value generation circuit 105 which automatically changes the count end value of the counter 101 in accordance with the variance in the clock frequency.例文帳に追加

クロックの周波数に基づいてカウント動作を行なうカウンタ１０１を有するタイマ回路１０において、クロック周波数の変動に応じて、カウンタ１０１のカウント終了値を自動的に変更するカウント終了値生成回路１０５が設けられている。 - 特許庁

Then, the interrupt handler 42 obtains a threshold from a threshold table 21, compares the count value corresponding to the process after the switching with the threshold, sets a value of an over clock function setting register 12 in accordance with the comparison result, and control a clock frequency of the processor 10.例文帳に追加

そして、割り込みハンドラ４２は、閾値テーブル２２から閾値を取得して、切り替え後プロセスに対応するカウント値と閾値とを比較し、その比較結果に応じてオーバークロック機能設定レジスタ１２の値を設定して、プロセッサ１０のクロック周波数を制御する。 - 特許庁

Then, the output of each latch 4 is inputted to an average value calculating circuit 6, an average value is calculated, that output is compared with the output of the binary counter 3 by a comparator circuit 8 and when they are coincident, a clock is generated and used as a reproducing clock for data read.例文帳に追加

そして、各ラッチ４の出力を平均値演算回路６に入力して平均値を演算し、その出力とバイナリカウンタ３の出力とを比較回路８で比較し、一致したときにクロックを発生して、これをデータ読み取り用の再生クロックとする。 - 特許庁

The control section 32 measures the lapse time, for example by executing counting operation with the clock signals generated by a main clock section 31 as the reference, and corrects the counted value for measuring the current time by an offset value which is set based on the LRCK signal.例文帳に追加

制御部３２は、メインクロック部３１により生成されたクロック信号を基準としたカウント動作を実行するなどして経過時間を計測し、現在時刻を計測するためのカウント値を、ＬＲＣＫ信号に基づいて設定されるオフセット値により補正する。 - 特許庁

A frequency control section C supplies values, obtained by multiplying the results of phase comparison between the timing information data value and the latch count, and phase comparison of predifference between a free running clock output value and the latch count by a weighting factor, as control values to the clock output section.例文帳に追加

周波数制御部Ｃは、タイミング情報データ値とラッチカウント値との位相比較、および自走クロック出力値とラッチカウント値の各前置差分との位相比較の結果に重み係数を乗算した値を制御値としてクロック出力部に供給する。 - 特許庁

A counter is connected to the state indicator and a system clock, it receives a measured value of system time from the system clock, it receives data related to the indication when the CPU is in the first state, and it generates a counter value indicating time the CPU is in the first state.例文帳に追加

カウンタは状態インジケータおよびシステムクロックに接続し、システムクロックからシステム時間の計測値を受け取り、ＣＰＵが第１の状態の時に、表示に関連するデータを受け取り、ＣＰＵが第１の状態である時間を示すカウンタ値を生成する。 - 特許庁

To provide a collision determination device capable of shortening the time, and efficiently amplifying the clock signal for driving a magnetic sensor to the predetermined value when the clock signal for driving the magnetic sensor is amplified to the predetermined value and output to a coil of each magnetic sensor.例文帳に追加

磁気センサ駆動用のクロック信号を所定値まで増幅して各磁気センサのコイルにそれぞれ出力する場合に、時間の短縮を図り、効率よく磁気センサ駆動用のクロック信号を所定値まで増幅することができる衝突判断装置を提供する。 - 特許庁

The counter 102 outputs a discharge timing signal to a print head drive circuit 103 at each time when the counted value of the clock signal for the counter coincides with the counted value.例文帳に追加

吐出タイミング生成用カウンタ１０２は、カウンタ用クロック信号の計数値が前記計数値に一致する毎に吐出タイミング信号を印刷ヘッド駆動回路１０３に出力する。 - 特許庁

To provide a frequency adjusting method capable of adjusting the standard value (allowable error) of a clock frequency to be within the standard value at a reference temperature without managing a temperature inside a plant at all.例文帳に追加

工場内の温度を全く管理すること無くクロック周波数の規格値（許容誤差）を基準温度に於ける規格値内に調整できる周波数調整方法を提供する。 - 特許庁

The setting value storage means 37 sets again each of programs A, N of the PLL circuit 38 according to the adjustment value C0 so as to give a sampling clock SCLK with the frequency fo to an A/D converter 26.例文帳に追加

設定値保持手段37は、調整値C0に従い、ＰＬＬ回路38の各プログラム値Ａ，Ｎを設定し直し、周波数foのサンプリングクロックSCLKがＡ／Ｄ変換器26に入力されるようにする。 - 特許庁

In a secondary difference detecting circuit 20, an absolute value B and the polarity of a secondary difference, which is the difference in the absolute value A of the primary difference between a certain pixel and a pixel preceding for one clock, are detected.例文帳に追加

２次差分検出回路２０で、ある画素と１クロック前の画素との間の１次差分の絶対値Ａの差分である２次差分の絶対値Ｂと極性を検出する。 - 特許庁

The time of the pulse of the signal to be measured can be calculated from integration of the counter value by the first counter and the cycle of the self-running clock calculated from the counter value by the second counter.例文帳に追加

被測定信号のパルスの時間は、第１のカウンタのカウンタ値と、第２のカウンタのカウンタ値から算出される自走クロックの周期との積算により算出することができる。 - 特許庁

For example, the fee is represented by a value C1 found by multiplying the clock frequency F of a CPU, load mean value E, solver operation time T0, and the predetermined fee rate α together.例文帳に追加

例えば、ＣＰＵのクロック周波数Ｆ、負荷の平均値Ｅ、ソルバーの動作時間Ｔ０及び所定の料率αを乗じた値Ｃ１＝α×Ｆ×Ｅ×Ｔ０を料金とする。 - 特許庁

A rejection part 234 counts a reproduction clock at the time of generating the synchronous detection signal and provides a reset signal to the synchronous insertion and protection part 232 when the count value reaches the prescribed value.例文帳に追加

ノイズ除去部２３４は、同期検出信号の発生時は再生クロックを計数し、その計数値が所定値に至ると、同期挿入及び保護部２３２にリセット信号を提供する。 - 特許庁

The frequency of an operation clock signal CPCK to be generated in a PLL (phase locked loop) circuit section 3 is set to an optional value by using frequency division values N, M to be written in two frequency division value storage sections 2, 12.例文帳に追加

ＰＬＬ回路部３で生成される動作クロック信号ＣＰＣＫの周波数を２つの分周値記憶部２，１２に書き込む分周値Ｎ，Ｍによって任意の値に設定する。 - 特許庁

To provide a function of extracting a clock signal for detecting photon arrival, operating with an expected value of the number of generated correlation photon pairs stably maintained to a constant value.例文帳に追加

発生される相関光子対の数の期待値を一定の値に安定して維持しながら動作し、かつ光子の到来を検出するクロック信号を抽出する機能を具える。 - 特許庁

When the first and second stipulated values are increased and the second stipulated value exceeds a third stipulated value required for satisfying the use time, an alarm is issued to a user and clock supply is controlled.例文帳に追加

第１、第２の規定値を増加させ、上記第２の規定値が、使用時間を満たすために必要な第３の規定値を越えると、ユーザへ警告を発したり、クロック供給を制御する。 - 特許庁

At that time, a CPU transmits a trigger to a sound source for every tempo clock (when an F8 of MIDI is generated, for example) and the trigger counter adds a prescribed value to a present value in accordance with the trigger.例文帳に追加

この場合、テンポクロック（例えば、ＭＩＤＩのＦ８が発生するとき）ごとに、ＣＰＵは、音源にトリガーを送り、該トリガーに応じてトリガーカウンタはその現在値に所定値を加算する。 - 特許庁

The shift register 81 is composed of, for example, 18 stages and configured so as to shift by one stage at a time by an input clock, wherein 18-bit initial value is given to an initial value input line 82.例文帳に追加

シフトレジスタ８１は、例えば１８段構成で、入力クロックにて１段ずつシフトするように構成され、初期値入力ライン８２に１８ビットの初期値が与えられる。 - 特許庁

A special insertion part 5 inserts a selector circuit for selecting the enable signal when a delay dispersion value of an integrated circuit is the upper limit value of delay dispersion or less, and for selecting a signal of fixing the clock gating circuit in a clock signal passing state, and the clock gating circuit with a selector comprising the clock gating circuit with a signal selected by the selector circuit input into an enable input terminal.例文帳に追加

特別挿入部５により、集積回路の遅延ばらつき値が遅延ばらつき上限値以下であるときにイネーブル信号を選択し、そうでないときには、クロックゲーティング回路をクロック信号が通過する状態に固定する信号を選択するセレクタ回路と、そのセレクタ回路により選択された信号がイネーブル入力端子に入力されるクロックゲーティング回路からなる、セレクタ付きクロックゲーティング回路を挿入する。 - 特許庁

In the low-luminance expansion control range, the exposure control range is expanded by dividing a clock of a frame rate by 2 after increasing an AGC gain value to a specified value while maximizing a shutter accumulation time in a low-luminance area and gradually increasing the AGC gain value after lowering the AGC gain value by a specified value.例文帳に追加

低輝度拡張制御範囲では、低輝度領域において、シャッタ蓄積時間を最大とした状態で、ＡＧＣゲイン値を所定値に上げた後、フレームレートのクロックを１／２倍に分周し、ＡＧＣゲイン値を所定値分下げた後、徐々にＡＧＣゲイン値を上げることにより、露光制御範囲を拡張する。 - 特許庁

Specifically, Δθ (Δθ=360×f1/f2) is cumulatively added synchronously to a clock signal at a frequency f2 (f2>f1) to sequentially calculate a first phase value, and a level corresponding to the first phase value is selected for each first phase value.例文帳に追加

具体的には、周波数ｆ２（ｆ２＞ｆ１）のクロック信号に同期して、Δθ（Δθ＝３６０×ｆ１／ｆ２）を累積加算して第１の位相値を順次算出し、第１の位相値毎に、該第１の位相値に対応するレベルを選択する。 - 特許庁

A transmission side LSI 2 is provided with a synthesis means 4 for synthesizing a multi-value logic signal from a clock signal and a data signal synchronized with the clock signal, and a receiver side LSI 3 is provided with a demultiplex means 5 for demultiplexing the multi-value logic signal transmitted from the transmitter side LSI into the original clock signal and the original data signal.例文帳に追加

送信側ＬＳＩ２には、クロック信号と該クロック信号に同期したデータ信号とを多値論理信号に合成する合成手段４が設けられており、送信側ＬＳＩ３には、受信側ＬＳＩより送信される該多値論理信号を元のクロック信号と元のデータ信号とに分離する分離手段５が設けられている。 - 特許庁

A driving method of the liquid crystal display device comprises: a process of calculating a difference value between a number of gate lines and a number of the gate channels; a process of generating a gate shift clock signal including at least one dummy shift clock, based on the difference value; and a process of supplying gate pulses to the gate lines in accordance with the gate clock signal.例文帳に追加

また、本発明の１つの実施の形態に係る液晶表示装置の駆動方法は、ゲートラインの本数とゲートチャンネルの個数の差分を演算するステップと、差分に基づいて少なくとも１つのダミーシフトクロックを含むゲートシフトクロック信号を生成するステップと、ゲートシフトクロック信号に従ってゲートラインへゲートパルスを供給するステップとを含む。 - 特許庁

A delay indicated value calculating circuit 101 obtains a delay indicated value which is obtained by cumulatively adding M-N in every cycle of the input clock signal and generated by subtracting N from K when the delay indicated value K exceeds N, and increases or decreases the delay indicated value K according to a phase adjustment signal 30 showing phase control over the output clock signal.例文帳に追加

遅延指示値算出回路１０１により、入力クロック信号のサイクルごとにＭ−Ｎを累積的に加算した値からなる遅延指示値Ｋであって、かつ遅延指示値ＫがＮ以上となった場合にはＫからＮを減算した値となる遅延指示値Ｋを求め、出力クロック信号に対する位相制御を示す位相調整信号３０に応じて遅延指示値Ｋの値を増減する。 - 特許庁

When input data DI is synchronized with a clock signal CK1 to be written in a flip flop 107, the value of the flag signal F1 is reversed.例文帳に追加