「clock value」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

Excess and deficiency of data H of upper "N-M" bits counted by the low speed clock CK2 to a count value by the high speed clock CK1 regarding a count operation valid period TEN are corrected by data L of lower M bits counted by the high speed clock CK1.例文帳に追加

カウント動作有効期間ＴENに関する高速クロックＣＫ１でのカウント値に対する、低速クロックＣＫ２でカウントされた上位“Ｎ−Ｍ”ビットのデータＨの過不足分を、高速クロックＣＫ１でカウントされた下位ＭビットのデータＬで修正する。 - 特許庁

When a cumulative value of errors per term of the baud rate clock BCLK, with respect to a regular baud rate clock, exceeds a predetermined range, the counter switching control section 3 switches the frequency division ratio of the m-ary/(m-1)-ary down counter 2 so as to decrease the cumulative value.例文帳に追加

カウンタ切替制御部３は、記ボーレートクロックＢＣＬＫの正規のボーレートクロックに対する１周期毎の誤差の累積値が所定範囲を超えると、前記累積値が減少するように、ｍ進／ｍ−１進ダウンカウンタ２の分周比を切り替える。 - 特許庁

A correction circuit 160 outputs the offset value so that the integer counter 150 counts "a maximum count value ×(f2/f1-1)×D" times more than the integer counter 130 with respect to each cycle D having a synchronization cycle length of the first clock f1 and the second clock f2.例文帳に追加

補正回路１６０は、第１のクロックｆ１と第２のクロックｆ２の同期周期長のＤ周期毎に、整数カウンタ１５０が整数カウンタ１３０より「最大カウント値×（ｆ２／ｆ１−１）×Ｄ」回多くカウントするようにオフセット値を出力する。 - 特許庁

A processor A11 varies the frequency of a clock inputted to the processor A11 by controlling a clock frequency control part 15 according to the ratio of a processing time estimated value Ta of a program A and a processing time estimated value Tb of a program B.例文帳に追加

プロセッサＡ１１は、プログラムＡの処理時間見積値ＴａとプログラムＢの処理時間見積値Ｔｂとの比率に応じて、クロック周波数制御部１５を制御してプロセッサＡ１１に入力されるクロックの周波数を変更する。 - 特許庁

After a counter value is set to the predetermined number, a counter 7 subtracts one counter value each time one reference clock PS0 is counted, and when the counter value becomes "0", outputs a carry signal C-SEL (reference clock PS0 for one cycle) in an H level from a carry terminal 7d, and resets the above mentioned counter value to the above mentioned predetermined number.例文帳に追加

カウンタ７は、カウンタ値が所定数に設定された後、基準クロックＰＳ０を１つ計数する毎に１つカウンタ値を減算し、カウンタ値が「０」になると、ｃａｒｒｙ端子７ｄからＨレベルのキャリー信号Ｃ−ＳＥＬ（基準クロックＰＳ０の１周期分）を出力する共に、前記カウンタ値を前記所定数にリセットする。 - 特許庁

The information processing apparatus 102 is provided with a calculating means for calculating the offset value, between the system clock value of the apparatus 101 of transmission source of content data and the system clock value of own apparatus 102 as the transmission destination; and a recording means for recording the offset value calculated by the calculating means in the header of the content data transmitted from the apparatus 101 of transmission source.例文帳に追加

情報処理装置１０２は、コンテンツデータの送信元装置１０１のシステムクロック値と送信先である自装置１０２のシステムクロック値とのオフセット値を算出する算出手段と、送信元装置１０１から送信されたコンテンツデータのヘッダに算出手段により算出されたオフセット値を記録する記録手段と、を備える。 - 特許庁

Then, prior to rewriting of the clock frequency managed at a CPU register 1a, data on the upper limit value of the clock frequency calculated in accordance with the level of power savings specified by a user in advance is read from a BIOS-ROM 6, and this value is compared with the value of the clock frequency calculated in accordance with the type of processing of the OS to determine which is lower.例文帳に追加

そして、ＣＰＵレジスタ１ａで管理されるクロック周波数の書換えを行なう前に、予めユーザが指定した省電力レベルに応じて計算されたクロック周波数の上限値のデータをＢＩＯＳ−ＲＯＭ６から読み出して、この値と、ＯＳの処理の種別に応じて計算されたクロック周波数の値を比較して低い方の値を判別する。 - 特許庁

This slot machine is provided with a random number generating means for forming a random number value for lottery by adding a soft random number value, to which a fixed number is added for every prescribed timing, to a hard random number value for successively counting clock pulses.例文帳に追加

クロックパルスを順次カウントするハード乱数値に、一定数を所定タイミング毎に加算したソフト乱数値を加えた抽選用乱数値を形成する乱数発生手段を備えたスロットマシンとする。 - 特許庁

An A/D conversion part 88 converts an analog current value input from the LPF 86 into a digital value in accordance with a sampling clock input from a processing control part 90, and outputs the digital value to the processing control part 90.例文帳に追加

Ａ／Ｄ変換部８８は、処理制御部９０から入力されるサンプリングクロックに応じて、ＬＰＦ８６から入力されるアナログの電流値をデジタル値に変換し、処理制御部９０に対して出力する。 - 特許庁

When the count value is set up, the counter 14 starts the counting operation of clock signals from a ring oscillation circuit 11, and every time that the count value coincides with the set value, outputs a signal indicating the coincidence.例文帳に追加

出力信号生成用カウンタ１４は、その設定がされると、リング発振回路１１からのクロック信号の計数動作を開始し、その計数値が設定値に一致するたびに、その旨の信号を出力する。 - 特許庁

The system module is further capable of calculating a set of parameters based on the counter values and the time value for each time point, and determining an estimated time value based on the parameters and a present counter value from the clock module.例文帳に追加

システムモジュールは、複数のカウンタ値と各時点に対するタイム値とに基づいて、パラメータ一式を算出し、該パラメータとクロックモジュールの現在のカウンタ値とに基づいて、推定タイム値を決定する機能をさらに有する。 - 特許庁

A clock signal Ca, another clock signal Cb having a phase lag of approximately 1/4 period behind the clock signal Ca, and a data signal D are inputted to a frequency comparison circuit which outputs a logical value depending on the relation of magnitude between the frequency of the clock signal and the bit rate of the data signal D.例文帳に追加

周波数比較回路にクロック信号Ｃａ、当該クロック信号Ｃａに対しその位相が近似的に１／４周期遅れた他のクロック信号Ｃｂおよびデータ信号Ｄを入力し、上記クロック信号の周波数とデータ信号Ｄのビット・レートとの大小関係に応じた論理値を出力させる。 - 特許庁

If one of signal lines between a noninverted clock signal and an inverted clock signal is disconnected or if the signal line is short-circuited to a ground potential VSS of a logical value Low, logical values outputted from the second and third comparators become equal for a long period of time within one cycle of the noninverted clock signal or inverted clock signal.例文帳に追加

非反転クロック信号または反転クロック信号のいずれかの信号線が、断線している、あるいは、論理値Lowの接地電位ＶＳＳに短絡している場合には、第２及び第３比較器の出力する論理値が非反転クロック信号または反転クロック信号の一周期内において長期間等しくなる。 - 特許庁

A frequency-division control circuit 15 sets the frequency-division ratio of the clock frequency-dividing circuit 12 according to the count value of the counter circuit 14.例文帳に追加

分周制御回路１５は、カウンタ回路１４のカウント値に従って、クロック分周回路１２の分周比を設定する。 - 特許庁

When the accumulated amount becomes lower than a lower reference value, the reception clock frequency is set to a lower frequency.例文帳に追加

また、蓄積量が下側の基準値より小さくなったとき、、受信クロック周波数は、より低い周波数に設定される。 - 特許庁

Furthermore, the taken-out data (0) are supplied to a flip flop 7, and expected value data (1) delayed by one clock are formed.例文帳に追加

また、取り出された期待値データ（０）がフリップフロップ７に供給され、１クロック遅延された期待値データ（１）が形成される。 - 特許庁

On the other hand, when S2 key is operated in a clock mode of M=0 (S38, S39, YES), the value of the resistor N_0 is inverted (S40).例文帳に追加

他方、Ｍ＝０の時計モードにおいてＳ２キーが操作されると（Ｓ３８、Ｓ３９、ＹＥＳ）、レジスタＮ_0 の値を反転させる（Ｓ４０）。 - 特許庁

A master station inputting part 139 extracts the value of each data of the first and second control data signals superimposed on the clock signal.例文帳に追加

親局入力部１３９はクロック信号に重畳された第１及び第２監御データ信号の各データの値を抽出する。 - 特許庁

A CODE Operator 13 detects the value of a control code corresponding to the same delay of a single cycle of the output clock.例文帳に追加

ＣＯＤＥ Ｏｐｅｒａｔｏｒ１３は、出力クロックの１周期と同じ遅延に相当する制御コードの値を検出する。 - 特許庁

New data is then written by using the write clock and the offset value such that the new data is synchronized with the old data.例文帳に追加

次いで、新しいデータが古いデータと同期するように、書込みクロックおよびオフセット値を用いて新しいデータを書き込む。 - 特許庁

Then an adder 26 outputs a correlation value for each one-chip clock, based on the storage contents of a partial correlation register 24.例文帳に追加

そして、加算器２６では部分相関値レジスタ２４の記憶内容に基づいて１チップクロック毎に相関値を出力する。 - 特許庁

Such modulated clock Q is integrated, thereby converting a digital value of 5 bits including the code into the analog voltage.例文帳に追加

このような変調を受けたクロックＱを積分することにより、符号を含めた５ビットのディジタル値をアナログ電圧に変換できる。 - 特許庁

To make it possible to accurately receive data even when an internal clock is shifted from the data by entering an opposite or reverse data to a preceding value at the transition of data when there is possibility of mislatching data.例文帳に追加

内部クロックがデータに対してずれても、正確なデータ受信を可能にして、高速なデータ伝送を実現する。 - 特許庁

Consequently, these time services shall expire when the requested relative interval elapses, independently of the new or old value of the clock. 例文帳に追加

結果として、クロック値が更新前か後かに関わらず、要求された相対的な時間が経過すると満了することになる。 - JM

The system controller 28 specifies the minimum voltage value operable with the clock frequency, and transmits it to a power supply part 26.例文帳に追加

システム制御装置２８は、そのクロック周波数で動作可能な最低電圧値を特定して電源供給部２６へ送る。 - 特許庁

One value pixcnt of a pixel count by a pixel counting means 26 is added each time a clock signal clk rises.例文帳に追加

ピクセルカウント手段２６におけるピクセルカウント値ｐｉｘｃｎｔは、クロック信号ｃｌｋの立ち上がりごとに１ずつ加算される。 - 特許庁

The system clock A can arbitrarily change its frequency according to the setting register value of the frequency setting register 33.例文帳に追加

このシステムクロックＡは、周波数設定レジスタ３３の設定レジスタ値に応じてその周波数を任意に変えることができる。 - 特許庁

A selector 3 switches connection to the first clock line corresponding to the setting value of the changeover register 2 without the intervention of the CPU.例文帳に追加

セレクタ３は、ＣＰＵの介在無しに、切替えレジスタ２の設定値に従って第１クロックライン１１へ接続を切換える。 - 特許庁

A re-sampler 20 performs re-sampling according to a given sampling clock 102 for the second value data extraction signal 200.例文帳に追加

リサンプラ２０は、その２番値抽出信号２００に対して所定のサンプリングクロック１０２に従ったリサンプリングを実行する。 - 特許庁

A range of control voltages on the basis of a clock of a highly stable oscillator is stored in advance, a control value (control voltage value) synchronously controlled with the reference clock is written periodically to a memory and a range of a control voltage corresponding to a determined frequency control range is corrected on the basis of the control value.例文帳に追加

本発明では、予め高安定発振器のクロックに基づく制御電圧範囲を保持しておき、基準クロックと同期制御する制御値（制御電圧値）を定期的にメモリに書き込み、この制御値に基づき、定められた周波数制御範囲に対応する制御電圧の範囲を補正する。 - 特許庁

In the portable telephone terminal equipment 1, a control circuit 2 calculates a correction value for satisfying conditions in which a lapse time of a system time extracted by a radio circuit 3 coincides with that of the terminal time generated from a clock counter 18 of a clock circuit 9, and corrects a reference value of a counter 17 based on the calculated correction value.例文帳に追加

携帯電話端末１において、制御回路２は、無線回路３が抽出したシステム時刻の経過時間と、時計回路９の時計カウンタ１８が生成した端末時刻の経過時間とが一致する条件を満たす補正値を算出し、算出した補正値に基づいてカウンタ１７における基準値を補正する。 - 特許庁

When all intervals of interrupt signals contain only errors less than the predetermined value, a compensation value computing part 66 computes a compensation value to compensate the clock based on the oscillating times p' of the crystal oscillator 65 counted by the real clock count part 64 while the interrupt taking part takes the interrupt signal by the predetermined times M.例文帳に追加

割り込み信号同士の間隔がすべて所定の値未満の誤差しか含まない場合は、割り込み取得部が割り込み信号を所定の回数Ｍだけ取得する間に実クロックカウント部６４がカウントした水晶振動子６５の発振回数ｐ’を基に、補正値算出部６６が時計を補正する補正値を算出する。 - 特許庁

An updown counter 2 begins from an initial value O, and 1 is added thereto by a clock of an updown counter input 21 from a buffer 4, and 1 is subtracted therefrom by a clock of an updown counter input 22 from a buffer 5.例文帳に追加

アップダウン・カウンタ２は、初期値０から始まり、バッファ４からのアップ・ダウンカウンタ入力２１のクロックにより１加算され、バッファ５からのアップ・ダウンカウンタ入力２２のクロックにより１減算される。 - 特許庁

To provide a frequency-dividing circuit for easily generating a frequency-division clock signal whose frequency-division ratio is not an integral value for an original oscillating clock signal and communication equipment equipped with the frequency-dividing circuit.例文帳に追加

原振クロック信号に対して整数値の分周比とはならない分周クロック信号を簡易に生成可能な分周回路、および、当該分周回路を備えた通信装置を提供する。 - 特許庁

Based on the measured reproduction time and a mathematical reproduction time (a theoretical value) corresponding to the amount of reproduced sound data, a relative error is calculated to the clock for sound of the clock 11 for images.例文帳に追加

計測した再生時間と、再生した音声データのデータ量に応じた計算上の再生時間（理論値）とに基づき、画像用クロック１１の音声用クロックに対する相対誤差を演算する。 - 特許庁

In this way, even in the case where change of an input signal D is delayed with respect to a timing of a basic clock ck0, an output Q is recovered to have a proper value if the change occurs before a timing of the delayed clock ck1.例文帳に追加

これにより、入力信号Ｄの変化が基本クロックｃｋ０のタイミングよりも遅れた場合であっても、遅延クロックｃｋ１のタイミングに間に合えば、出力Ｑは正しい値に修復される。 - 特許庁

A phase delay means 13 outputs a delayed clock that is delayed by a value corresponding to a phase of a system clock that is not inputted to a PLL circuit 12 of first and second system clocks.例文帳に追加

位相遅延手段１３は、第１および第２の系統クロックのうちのＰＬＬ回路１２に入力されなかった方の系統クロックの位相に相当する分だけ遅延した遅延クロックを出力する。 - 特許庁

An offset Oe is added to a count Ne1 of a clock synchronizing with a clock signal of a network when a 1st PCR packet (an MPEG transport stream packet including PCR) is received and a reference value Be1 is calculated.例文帳に追加

第１番目のPCRパケット（PCRを含むMPEGトランスポートストリームパケット）が入力されたときの、ネットワークのクロックに同期するクロックのカウント値Ｎｅ１に、オフセット値Ｏｅが加算され、基準値Ｂｅ１が算出される。 - 特許庁

To obtain a frequency difference detector which outputs a pull out alarm signal, when the frequency of a PLL output clock signal is deviated, not less than a specified value from the frequency of a reference clock signal.例文帳に追加

基準クロック信号の周波数に対してＰＬＬ出力のクロック信号の周波数が規定値以上ずれた場合に、同期はずれアラーム信号を出力する周波数差検知装置を得ること。 - 特許庁

The pulse cycle measurement unit 7 sequentially counts an edge cycle of the transmitted pulse signal with a clock pulse transmitted from a clock pulse generating unit 6, and transmits a counted count value C(n) to a computation processing unit 9.例文帳に追加

パルス周期計測部７は送られたパルス信号のエッジ周期をクロックパルス発生部６から送られるクロックパルスで逐次計数し、計数したカウント値Ｃ（ｎ）を演算処理部９に送る。 - 特許庁

When the frequency of the clock signal from the OSC 28 is at most a specified value, the diffusion clock signal whose oscillation source is the SSCG 29 is transmitted as a timing signal to all circuit blocks.例文帳に追加

また、ＯＳＣ２８からのクロック信号の周波数がある一定の値以下の場合、全ての回路ブロックにＳＳＣＧ２９を発振源とした拡散クロック信号がタイミング信号として送信される。 - 特許庁

A delay time setting circuit 3 outputs a clock delay signal CKd by delaying the clock signal CK0 a delay time involving the relationship of sizes to the setting value.例文帳に追加

遅延時間設定回路３は、クロック信号ＣＫ０に同期して、このクロック信号ＣＫ０から設定値に大小関係を加味した遅延時間を遅延させたクロック遅延信号ＣＫｄを出力する。 - 特許庁

A printer driver 2005 determines the ratio of clock rate of CPU of a host computer 2000 to clock rate of CPU of a printer 2100, and compares this value with fixed thresholds, for example, 2.5 and 5.例文帳に追加

プリンタドライバ２００５は、ホストコンピュータ２０００のＣＰＵのクロックレートの印刷装置２１００のＣＰＵのクロックレートに対する比を求めて、その値と、一定の閾値たとえば２．５および５と比較する。 - 特許庁

The PWM control unit 47 outputs a clock 1 and a clock 2 whose duty ratio is adjusted by the calculated PWM control value, to an MEMS drive unit 33 for controlling the rotation of a deflecting mirror 25.例文帳に追加

ＰＷＭ制御部４７は、算出したＰＷＭ制御値によりデューティ比を調整したクロック１およびクロック２を、偏向ミラー２５の回転を制御するＭＥＭＳ駆動部３３へ出力する。 - 特許庁

If the discrimination result on the temperature is equal to or higher than the reference value, a control part 5 changes the frequency divider ratio of a clock frequency divider circuit 7, so that the frequency of a system clock is made lower than that at the normal times.例文帳に追加

同判定部４による判定が基準値以上であるときには、システムクロックの周波数を通常時より低くするように制御部５がクロック分周回路７の分周比を変更する。 - 特許庁