「clock value」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

At that time, the receiver 22 indicates a timing at which a PCR packet reaches the receiver 22 by a count value of a clock (clock Nr) synchronized with the network clock of the network 4-2 of the receiver 22 and calculates a new PCR value W on the basis of the count value and phase difference information as synchronization information.例文帳に追加

受信装置２２は、この際、PCRパケットが受信装置２２に到達したタイミングを、受信装置２２の、ネットワーク４−２のネットワーククロックに同期するクロック（クロックＮｒ）のカウント値で表すとともに、そのカウント値と同期情報としての位相差情報に基づいて、新たなPCR値Ｗを算出する。 - 特許庁

Moreover, a clock-phase-difference measuring instrument 20a measures for each clock pulse the difference in phase between the reference clock S83 and a demodulated clock S84 regenerated from the received signal, and generates a correction value to be acquired by smoothing the measurement results of the phase differences.例文帳に追加

また、クロック位相差測定器２０ａが、基準クロックＳ８３と、受信信号から再生された復調クロックＳ８４との位相差を毎クロック測定して、その位相差の測定結果を平滑化した補正値を生成する。 - 特許庁

The slave station extracts a value of the control data under the control of the pseudo transmission clock signal, and superimposes a monitoring data signal on the pseudo transmission clock signal.例文帳に追加

子局は、擬似伝送クロック信号の制御下で制御データの値を抽出し、監視データ信号を擬似伝送クロック信号に重畳する。 - 特許庁

A counter circuit 30, when a reset signal 44 is input, sets a count value to "0" and performs a count-up operation at a clock period of a clock 42.例文帳に追加

カウンタ回路３０は、リセット信号４４が入力されるとカウント値を「０」に設定してクロック４２のクロック周期でカウントアップ動作を行う。 - 特許庁

A phase comparison section calculates a phase difference between a code clock CLK1 indicating code information about a sample value and a divided clock CLK2 from a frequency divider.例文帳に追加

位相比較部は、サンプリング値の符号情報を示す符号クロックＣＬＫ１と分周器の分周クロックＣＬＫ２との位相差を算出する。 - 特許庁

A 1/40 counter 100 applies frequency dividing to the high-speed clock and supplies the divided clock to a TSF timer 102, and a TSF timer value 108 synchronized with timing is outputted from the TSF timer 102.例文帳に追加

1/40カウンタ100は、高速クロックを分周してTSFタイマ102に供給し、TSFタイマ102からタイミング同期がとられたTSFタイマ値108が出力される。 - 特許庁

Besides, the clock S11 is counted by the frequency dividing part 13 and a count value S14b over the range of clock frequency setting information rt is outputted.例文帳に追加

又、クロックＳ１１は分周部１３でカウントされ、クロック周波数設定情報ｒｔによる範囲のカウント値Ｓ１３ｂが出力される。 - 特許庁

If the counter 11 is an up counter, when the clock signal is input after the count value reaches a maximum value determined on the basis of the first digital value D1, the count value is changed to an initial value smaller than the maximum value to start a recount.例文帳に追加

カウンタ１１がアップカウンタである場合、計数値が第１ディジタル値D1に基づいて決定された最大値に達した後、クロック信号が入力されると、その計数値を最大値より小さい初期値に変更して再び計数を行う。 - 特許庁

The shift voltage is based on a reference shift value, so that the sum of a minimum resolution value of output of the averaging section and an offset value of the shift voltage in the period of the reference clock is a minimum resolution value of the AD conversion section, and is different in each period of the reference clock.例文帳に追加

シフト電圧は、基準シフト値を基準として、平均化部の出力の最小分解能の値とシフト電圧の前記基準クロックの周期間のオフセット値との合計がＡＤ変換部の最小分解能の値となり、基準クロックの周期毎に異なる。 - 特許庁

The semiconductor memory device includes a DLL circuit to generate the delay locked clock by locking the delay, and a duty correction circuit to correct a duty ratio of the delay locked clock by using the delay locked clock and a clock formed by dividing the delay locked clock by an even value.例文帳に追加

遅延固定動作により遅延固定クロックを生成するＤＬＬ回路と、前記遅延固定クロックと、その遅延固定クロックの偶数倍に分周したクロックとを用いて、前記遅延固定クロックのデューティ比を補正するデューティ補正回路とを備える半導体メモリ装置を提供する。 - 特許庁

The legacy IP converter 12-2 set as the first clock slave performs clock synchronization by controlling a clock frequency of a variable clock unit so that a receiving buffer amount stored in a receiving buffer of a one specified channel of the legacy IP converter 12-1 set as a clock master becomes stable at a center value.例文帳に追加

第１クロックスレーブを設定したレガシーＩＰ変換器１２−２は、クロックマスタを設定したレガシーＩＰ変換器１２−１の特定１チャネルの受信バッファに蓄積された受信バッファ量をセンタ値に安定するように可変クロック部のクロック周波数を制御してクロック同期する。 - 特許庁

A determination unit (CLK_CNT, RW_DECODE) determines a digital interface standard to which the data word transmitted in clock cycles of the clock signals according to the number of the clock cycles of the clock signals (the interrupt permission signal is in a predetermined value in the clock cycles) conforms.例文帳に追加

決定ユニット（ＣＬＫ＿ＣＮＴ、ＲＷ＿ＤＥＣＯＤＥ）は、クロック信号のクロックサイクル（これらのクロックサイクルの間は、割り込み許可信号は所定の値にある）の数に応じて、これらのクロックサイクルの間に伝送されたデータワードが準拠しているデジタルインターフェース標準を決定する。 - 特許庁

The VCXO 111 is controlled based on a divided value of a difference of an interval of the synchronization clock information obtained from the original clock information, and an interval of the acquiring time of the synchronization clock information measured by the regenerating clock by an interval of the synchronization clock information.例文帳に追加

ＶＣＸＯ１１１は、原クロック情報から求められる同期合わせ用クロック情報の間隔と、再生クロックにより計測される同期合わせ用クロック情報の取得時間の間隔との差を、同期合わせ用クロック情報の間隔で除した値に基づいて制御される。 - 特許庁

Also, the most significant bit of the count value is outputted as a clock signal CLKOUT 2 to the outside.例文帳に追加

また、カウント値の最上位ビットはクロック信号ＣＬＫＯＵＴ２として外部に出力される。 - 特許庁

The frequency setting part sets the frequency of the clock signal for measurement based on the counted value.例文帳に追加

周波数設定部は、カウント値に基づいて、計測用クロック信号の周波数を設定する。 - 特許庁

A bit clock BCK, etc., obtained based on the counted value includes the one synchronized with the signal MCS.例文帳に追加

カウント値に基づいて得られるビットクロックＢＣＫ等は、信号ＭＣＳに同期したものとなる。 - 特許庁

A noise masking circuit 35 masks the output from the input clock c5b during a time when the count value is 0.例文帳に追加

ノイズマスク回路３５はカウント値が０である間入力クロックｃ５ｂの出力をマスクする。 - 特許庁

A shifting unit 173 obtains a clock control volume, through a process of bit-shifting the multiplication value by the exponent.例文帳に追加

シフト部１７３は、乗算値をべき指数だけビットシフトさせてクロック制御量を求める。 - 特許庁

Until the clock skew becomes equal to or lower than the target value, processing in the steps S3, S4 and S51 is repeated.例文帳に追加

クロックスキューが目標値以下となるまで、ステップＳ３，Ｓ４，Ｓ５１の処理が反復される。 - 特許庁

To properly execute data transfer corresponding to both the H and L of an initial value of a data transfer clock.例文帳に追加

データ転送クロックの初期値のＨ、Ｌの双方に対応して適正にデータ転送を行う。 - 特許庁

Consequently, the clock signals above the specific reference voltage value are selected and outputted.例文帳に追加

この構成により、所定の基準電圧値以上のクロック信号が選択され出力される。 - 特許庁

A delay value is transmitted from one control circuit to each receiving circuit by a low speed clock.例文帳に追加

低速クロックで遅延値を１つのコントロール回路からそれぞれの受信回路に送信する。 - 特許庁

To efficiently and individually adjust the phase relation between a clock signal and a data signal to a suitable value.例文帳に追加

クロック信号とデータ信号の位相関係を効率良く個々に最適な値に調整する。 - 特許庁

When a desired setting time is set, a clock error correction value is calculated by a microcomputer 1.例文帳に追加

設定希望時刻が設定されると、時計誤差補正値がマイクロコンピュータ１により算出される。 - 特許庁

The frequency divider frequency divides the audio clock using the selected parameter value, and generates a frequency division signal.例文帳に追加

分周器は、オーディオクロックを選択パラメータ値を用いて分周し分周信号を生成する。 - 特許庁

A correction clock indicating a correction value for each LED unit 3 is generated from the correction bitmap data.例文帳に追加

補正ビットマップデータから、各ＬＥＤユニット３についての補正値を示す補正クロックを生成する。 - 特許庁

A counter 10 counts up input clock signals CKA and outputs an input count value CNA.例文帳に追加

入力クロック信号ＣＫＡがカウンタ１０でカウントされ、入力カウント値ＣＮＡが出力される。 - 特許庁

The jitter buffer means controls digital sound data on the basis of the clock correction value.例文帳に追加

そして、ジッタバッファ手段は、クロック補正値に基づいてデジタル音声データの出力を制御する。 - 特許庁

When the memory address is a prescribed value, a phase of the pixel clock is shifted by using phase data.例文帳に追加

また、メモリアドレスが所定の値の場合には、位相データを用いて画素クロックの位相をシフトする。 - 特許庁

A latch 12 for expected value acquisition latches write data WD in synchronism with a clock signal CLK.例文帳に追加

期待値取得用ラッチ１２は、クロック信号ＣＬＫに同期してライトデータＷＤをラッチする。 - 特許庁

A 2nd latch 58 latches the data value of the data signal 54 based on the delayed transition of the clock signal 12.例文帳に追加

第2のラッチ(58)は、クロック信号(12)の遅延した遷移に基づきデータ信号(54)のデータ値をラッチする。 - 特許庁

The counter disables the shift register when the input number of the clock signal exceeds a set value.例文帳に追加

カウンタは、クロック信号の入力回数が設定値を越えたとき、シフトレジスタをディスエーブルさせる。 - 特許庁

A decoder 6 returns an output of the D type FF to an output value of the encoder synchronously with the user clock.例文帳に追加

デコーダ６はユーザクロックに同期してＤ型ＦＦ５の出力をエンコーダの出力値に戻す。 - 特許庁

To correct the error of an inner clock, and to prevent the congestion of pointed value transmission between gas-blast circuit breakers.例文帳に追加

内部時計の誤差を補正し、ガス遮断装置間の指針値送信の輻輳を防止する。 - 特許庁

The computing unit 11 records the value of the input signal in synchronization with the input clock signal 109.例文帳に追加

演算器１１は、入力クロック信号１０９に同期して入力信号の値を記録する。 - 特許庁

An error amount in bit units is calculated from errors based on respective counter clocks calculated using the division value and the characteristic division value, and based on the error amount, an initial value, which is referenced when the number of clock cycles of the counter clock is counted, is determined.例文帳に追加

分周値と特性分周値を用いて算出されるそれぞれのカウンタークロックに基づく誤差からビット単位での誤差量を算出し、その誤差量をもとにカウンタークロック数の計数を行う際の初期値を決定する。 - 特許庁

A trimming is performed by measuring a clock signal CLK when a variable resistance circuit 72 in a clock signal generating circuit 70 is set to a prescribed resistance value on design and determining variation from the designed value of a resistance value.例文帳に追加

クロック信号発生回路７０内の可変抵抗回路７２を、設計上の所定の抵抗値に設定した場合のクロック信号ＣＬＫを計測することにより、抵抗値の設計値からのバラツキを判定し、トリミングを行なう。 - 特許庁

An amplitude limit read sample value sequence for which a read sample value sequence obtained by sampling read signals read from the recording disk at the clock timing of the same frequency as a channel clock is limited by a prescribed amplitude limit value is obtained.例文帳に追加

記録ディスクから読み取られた読取信号をチャネルクロックと同一周波数のクロックタイミングにてサンプリングして得た読取サンプル値系列を所定の振幅制限値にて制限した振幅制限読取サンプル値系列を得る。 - 特許庁

Specifically, at rise clock timing t6 which is one cycle after the rise clock timing t5, the actual value of the register R "5" and an expectation value of the register R_spec "3" do not match with each other, and as the value of the register R has changed out of the assertions A1 and A2, this is detected as an error.例文帳に追加

具体的には、その１サイクル後の立ち上がりクロックタイミングｔ６において、レジスタＲの値「５」と期待値Ｒ＿ｓｐｅｃの「３」が不一致となるため、アサーション外でのレジスタＲの値の変化であるとしてエラー検出される。 - 特許庁

A column counter 208 is provided, which counts a clock signal S121 or a clock signal S321 for a column counter obtained by shifting a phase of the clock signal S121 to hold a value of a high-order bit of a counted value at a point when the comparison result signal S123 changes.例文帳に追加

クロック信号Ｓ１２１又はクロック信号Ｓ１２１の位相をずらしたカラムカウンタ用クロック信号Ｓ３２１を計数して、比較結果信号Ｓ１２３が変化した時点における計数値の上位ビットの値を保持するカラムカウンタ２０８を設ける。 - 特許庁

The processor core 11 checks the value of the F/F 14, and when the value is 1, the processor core 11 decides that the clock stop state is obtained when the exceptional processing is generated, and executes the clock stop instruction for restoring the clock stop state after the exceptional processing is ended.例文帳に追加

プロセッサコア１１はＦ／Ｆ１４の値をチェックし、１であった場合、例外処理要求発生時ではクロック停止状態であると判定し、例外処理の終了後にクロック停止命令を実行しクロック停止状態に復帰する。 - 特許庁

The data latched by the latch circuit is a value (indefinite value) obtained by counting clock signals given from the second oscillation circuit outputting the clock signals asynchronous with the clock signal from the first oscillation circuit deciding the CPU motion frequency.例文帳に追加

ラッチ回路でラッチされているデータは、カウンタが、ＣＰＵの動作周波数を決める第１発振回路からのクロック信号とは同期しないクロック信号を出力する第２発振回路からのクロック信号をカウントした値であって不定な値である。 - 特許庁

To solve the problem, wherein when a program clock reference (PCR) of a received stream is abnormal and an improper clock control value based on the abnormal PCR is recorded, the improper clock control value is used during reproduction and a digital signal cannot be output accurately.例文帳に追加

受信したストリームのＰＣＲが異常であった場合、異常なＰＣＲを基準とした不適切なクロック制御値を記録してしまうと、再生時に不適切なクロック制御値を用いることとなり、正確にデジタル信号を出力できなくなる。 - 特許庁

When a clock 10 is changed and the value of the main counter 1 is changed by the moment, the value of a sub counter 2 of which value is held by a lock signal 12 is fetched into the read buffer 3.例文帳に追加

この時までにクロック１０が変化してメインカウンタ１の値が変化していれば、ロック信号１２により値が保持されているサブカウンタ２の値をリードバッファ３に取り込む。 - 特許庁

When the count value of the low-order digit counter 1 becomes "7" and digits should be carried, the clock gating control circuit 3 passes the next clock CLK and supplies it to the high-order digit counter 2 as a clock CLKa.例文帳に追加

クロックゲーティング制御回路３は、下位桁カウンタ１のカウント値が「７」となって桁上げを行うべきとき、次のクロックＣＬＫを通過させ、クロックＣＬＫａとして上位桁カウンタ２へ供給する。 - 特許庁