「common clock」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

In the aligner equipped with a plurality of PWM motor drivers, PWM clock oscillators are not separately provided, an external or master/slave feed means is provided, and a means is provided which carries out PWM through a common clock or a clock where frequency is kept the same, but phase is set different for each driver.例文帳に追加

複数のＰＷＭ変調モータードライバーを有する露光装置において、ＰＷＭ変調用クロック発振器は個別に持たずに、外部あるいはマスタースレーブ供給手段を設け、共通クロックあるいは周波数は等しく位相がドライバーごとに異なるクロックによりＰＷＭ変調を行う手段を設ける。 - 特許庁

One clock amplitude control circuit 10 is provided as a common clock source of vertical switches 1c of all pixels, output of the clock amplitude control circuit 10 is connected with a drain of a line selection switch 12, a source of the line selection switch 12 is connected with a line selection line 14 and a gate of a vertical selection switch 1c is connected with the line selection line 14.例文帳に追加

全画素の垂直スイッチ１ｃの共通のクロック源として、１つのクロック振幅制御回路１０が設けられ、クロック振幅制御回路１０の出力は、行選択スイッチ１２のドレインに接続し、行選択スイッチ１２のソースが行選択線１４に接続し、行選択線１４に垂直選択スイッチ１ｃのゲートが接続する。 - 特許庁

The CPU 112 selects the system clock frequency of the system timer 111 to be the system clock frequency of the wireless communication system having the highest system clock frequency in a plurality of the wireless communication systems, and controls a timer period of the system timer 111 to be least common multiples of timer periods of the plurality of wireless communication systems.例文帳に追加

ＣＰＵ１１２は、システムタイマ１１１のシステムクロック周波数を、複数の無線通信システムの中でシステムクロック周波数が最も大きい無線通信システムのシステムクロック周波数とするとともに、システムタイマ１１１のタイマ周期を、複数の無線通信システムのタイマ周期の最小公倍数とするように制御する。 - 特許庁

To easily apply pre-processing of a common system clock to input signals from interfaces of different types or to output signals to the interfaces of different types.例文帳に追加

異なるタイプのインタフェースからの入力信号又は異なるタイプのインタフェースへの出力信号に対する、共通のシステムクロックのプリプロセスを容易にする。 - 特許庁

An output of the TCXO 4 is supplied to many loads such as the CPU 1 and other devices 6 as a common system clock 5a through a buffer 5.例文帳に追加

ＴＣＸＯ４の出力をバッファ５を経由して、ＣＰＵ１や他のデバイス６などの多数の負荷へ共通のシステムクロック５ａとして供給する。 - 特許庁

To obtain a packet transfer device which receives a packet including event sequence data and uses a common reproducing timing clock at the time of using plural devices.例文帳に追加

イベントシーケンスデータを含むパケットを受信し、複数個使用したときに、共通の再生タイミングクロックを使用することができるパケット転送装置を提供する。 - 特許庁

The latching flip-flops 204A, 204B generate latch signals SL1, SL2, using latching clock signals RC1, RC2 whose signal states change in a common cycle.例文帳に追加

ラッチ用フリップフロップ２０４Ａ、２０４Ｂは、互いに共通の周期で信号状態が変化するラッチ用クロック信号ＲＣ１、ＲＣ２を用いて、ラッチ信号ＳＬ１、ＳＬ２を生成する。 - 特許庁

To make a clock control circuit for supplying effective clocks to a target circuit common so as to correspond to various waveforms of effective input flags and effective output flags.例文帳に追加

対象回路に有効クロックを供給するクロック制御回路を、有効入力フラグや有効出力フラグの様々な波形に対応し得るように共通化する。 - 特許庁

To prevent the shift of irradiation positions in a main scanning direction due to the wavelength differences of respective laser beams when one pixel is formed by radiation emitted on the basis of a common pixel clock.例文帳に追加

複数のレーザビームを共通の画素クロックに基づいて発光させた照射光によって１画素を形成する際、各レーザビームの波長差によって主走査方向の照射位置がずれないようにする。 - 特許庁

The capacitance-voltage converting circuit in the pressure detecting circuit and the acceleration detecting circuit converts the capacitance into the voltage with clock signals for driving input from the outside of the integrated circuit chip to one common terminal.例文帳に追加

圧力検出回路と加速度検出回路内の容量電圧変換回路は、集積回路チップの外部から共通の１端子に入力される駆動用クロック信号によって静電容量を電圧に変換する。 - 特許庁

Since the test system path can continuously transfer data by every clock by pipeline processing, the filter coefficients are rewritten at high speed without interposing an internal common bus with slow transfer rate.例文帳に追加

試験系経路はパイプライン処理によってクロック毎に連続してデータを転送することが可能であるため、転送速度の遅い内部共通バスを介すことなく、高速にフィルタ係数の書替えが可能になる。 - 特許庁

A common input/output signal line 4 is connected to the semiconductor devices 1 constituting each column on the test board 2, and moreover, a clock signal CLK and an address signal Address are inputted to the semiconductor devices 1.例文帳に追加

テストボード２上で各列を構成する半導体装置１には、共通の入出力信号線４が接続されると共に、クロック信号ＣＬＫ及びアドレス信号Ａｄｄｒｅｓｓが入力される。 - 特許庁

A clock terminal and a data terminal are wired in common to each semiconductor device, and can be configured by a minimum number of signal lines and electrodes even when the number of semiconductor devices increases.例文帳に追加

クロック端子、データ端子は各半導体装置に共通配線化し、半導体装置の数が増加しても最少の信号線と電極で構成できる。 - 特許庁

To correctly write the information of a bus cycle in a monitoring memory without delaying the bus cycle of a common bus executed by a master unit driven by a high speed CPU clock.例文帳に追加

高速なＣＰＵクロックで動作するマスタユニットが実行する共通バス上のバスサイクルを遅延させることなく、バスサイクルの情報を正しくモニタ用メモリに書き込むことを可能とする。 - 特許庁

A semiconductor device receives multiple data through a plurality of input terminals and selects one piece of the data in synchronization with a clock signal to supply it to a common bus.例文帳に追加

半導体装置は、複数の入力端子を介して複数データを受信し、クロック信号に同期して複数のデータから一のデータを選択して共通バスに供給する。 - 特許庁

To provide a semiconductor memory device provided with a plurality of ports, which reduces a clock cycle required for data transfer between a common memory cell array and an exclusive memory cell array.例文帳に追加

共有メモリセルアレイと専用メモリセルアレイとの間のデータ転送に要するクロックサイクルを削減することのできる複数のポートを備える半導体記憶装置を提供する。 - 特許庁

The upper server layer 3 compares the history information of the data obtained from the common database with the current clock time, thereby determining whether the latest traffic data is stored in the obtained data.例文帳に追加

上位サーバ層３は、共通データベースから取得したデータの履歴情報と現在時刻を比較し、取得データに最新のトラフィックデータが格納されているかを判定する。 - 特許庁

The clocks CL2 and CL3 are obtained from the common clock CL1 by a delay adjusting circuit 101 and a delay time variable delay adjusting circuit 102 when being independently delayed.例文帳に追加

クロックＣＬ２，ＣＬ３は共通のクロックＣＬ１からそれぞれ遅延調整回路１０１及び遅延時間可変遅延調整回路１０２によって独立して遅延されて得られる。 - 特許庁

To obtain a stream multiplexer by which plural different data streams including timestamp information is multiplexed by synchronizing them with the same common reference clock information.例文帳に追加

タイムスタンプ情報を含む複数の異なるデータストリームを、同一の共通基準クロック情報に同期させて多重化することが可能なストリーム多重化装置を提供する。 - 特許庁

Then, an AD converter having a sampling clock in common with the DA converter, for converting the voltage value of the current sensor into a digital signal B is provided.例文帳に追加

次に、上記電流センサの電圧値をデジタル信号Bに変換するための、上記DA変換器とサンプリングクロックを共有するAD変換器を設ける。 - 特許庁

The common burst synchronization 4 is generated so that transmission rates in downlink directions P2, U2, C2 from the satellite are an integral multiple of a network clock reference.例文帳に追加

衛星からのダウンリンク方向Ｐ２、Ｕ２、Ｃ２の伝送速度がネットワーククロック基準の整数倍となるように、共通バースト同期４を生成する。 - 特許庁

To solve the problem resulting from skew between a data signal and a clock signal in data transmission and reception between the I/Fs of a circuit multiplexer and a common part.例文帳に追加

本発明の課題は、回線多重装置のＩ／Ｆ、共通部間のデータ送受信において、データ信号、クロック信号間のスキューに起因する問題を解消することである。 - 特許庁

To provide a node synchronization method and apparatus which can be used for a different machine kind mixing computer system in which a common system clock is not shared.例文帳に追加

共通システム・クロックを共有しない異機種混合コンピュータ・システムに使用できる、ノードの同期を取る方法及び装置を提供する。 - 特許庁

To provide a data slicer circuit, capable of stabilizing a decode potential by detecting the clock run-in signal, and receiving different service having common constituting elements.例文帳に追加

クロックランイン信号を検知することによって、デコード電位を安定にし、また共通の構成要素で異なるサービスの享受を可能とするデータスライサ回路を得ること。 - 特許庁

A plurality of DRAM 200,... are provided with one timing selection signal generating part 100 and one timing signal generating part 150, and common clock signals CLK1 to 4 for generating a word line enable signal or the like are generated.例文帳に追加

複数のＤＲＡＭ２００…に対して、１つのタイミング選択信号発生部１００とタイミング信号生成部１５０とが設けられ、ワード線イネーブル信号等を生成するための共通のクロック信号ＣＬＫ１〜４が生成される。 - 特許庁

To provide an interface device and a telecommunication system that synchronously transmit data with a clock signal being common between a transmission side and a reception side connected by an IP network.例文帳に追加

ＩＰ網で接続される送信側と受信側との間で共通のクロック信号によりデータを同期伝送するインターフェース装置及び電気通信システムを提供する。 - 特許庁

A coding/decoding circuit 14 and a coding circuit 15 are operated with a common clock, and execute encoding of a TYPE-A and a TYPE-B of the ISO 14443, respectively.例文帳に追加

符号化／復号化回路１４、符号化回路１５は、共通のクロックにより動作し、それぞれＩＳＯ１４４４３のＴＹＰＥ−Ａ、ＴＹＰＥ−Ｂの符号化を行う。 - 特許庁

Concerning each color component, common processing can be performed by the signal serial image processing circuit 45 and data are inputted/outputted synchronously with the main clock signal so that the circuit scale can be reduced without decelerating the processing speed.例文帳に追加

各色成分について共通の処理を単一のシリアル画像処理回路４５で行うことができ、メインクロック信号に同期して入出力を行うので、処理速度を低下させずに、回路規模の縮小化を図ることができる。 - 特許庁

To provide a logical operation processor for stably supplying a common clock, and for easily exchanging each system of a redundant system, and for securing the synchronizing precision of each system.例文帳に追加

共通クロックを安定して供給できるとともに冗長系の各系の交換が容易に行え、しかも各系の同期精度を確保できる論理演算処理装置を提供することである。 - 特許庁

In particular, the barrier clock rate is preferably selected to be an approximately common multiple of the various communication rates that the barrier interface must handle.例文帳に追加

特に、バリアクロックレートは好ましくは、バリアインターフェイスが扱わなければならない種々の通信レートの概算公倍数となるように選択される。 - 特許庁

To control common mode noise with a simple external part, the noise that is directly radiated from a front surface of a shielding case by special unwanted radiation when using high-frequency clock signals.例文帳に追加

高い周波数のクロック信号を用いた場合特有の不要輻射によりシールドケース表面から直接輻射されるコモンモードノイズを、簡単な外付け部材により抑制する。 - 特許庁

Two charge pump circuits 11a, 11b are provided to generate and output a boosting voltage for making the outputs common based on clock signals CLK, CLKB to be supplied, respectively.例文帳に追加

それぞれ供給されるクロック信号ＣＬＫ、ＣＬＫＢを元に昇圧電圧を発生して出力し、出力同士を共通にする２つのチャージポンプ回路１１ａ、１１ｂを備える。 - 特許庁

Common clock pulse signals (CLK) are inputted to the respective sensor IC chips (122a-122l) and analog output signals (A1-A6) are individually outputted for the respective blocks.例文帳に追加

各センサＩＣチップ（１２２ａ〜１２２ｌ）には共通のクロックパルス信号（ＣＬＫ）が入力され、各ブロック毎にアナログ出力信号（Ａ１〜Ａ６）が個別に出力される。 - 特許庁

The length of transmission line of the clock wiring 31 is set shorter than the length of the equal-length wirings depending on the wire length corresponding to the delay time of transmission signal caused by the common mode choke coil 50.例文帳に追加

クロック配線３１は、コモンモードチョークコイル５０による伝送信号の遅延時間に相当する配線長に応じて、伝送線路の長さが等長配線の配線長よりも短く設定されている。 - 特許庁

To provide an alarm clock capable of setting and stopping alarm, discriminating individuals even in the case of being used in common by a plurality of users, taking no time and preventing a setting error or the like.例文帳に追加

複数の使用で共有する場合でも個人を判別してアラームセットと停止を行え、手間がかからず、セットミス等を防止できる目覚まし時計を提供する。 - 特許庁

To provide an optical fiber transmission system capable of reducing the manufacturing cost of the system by using a common clock both in a trans mitting portion and in a receiving portion.例文帳に追加

送信部および受信部で共通クロックを使用することにより、システムの製造コストを下げられる光ファイバー伝送システムを提供する。 - 特許庁

Pulse time detecting circuits 21-2N operate with a common clock, and recognize an arrival time when output pulse from each of the X-ray detectors 11-1N is input, respectively (outputs A_1-A_N).例文帳に追加

パルス時刻検出回路２１〜２Ｎは共通のクロックで動作し、それぞれＸ線検出器１１〜１Ｎの出力パルスが入力された到着時刻をそれぞれ認識する（出力Ａ_１〜Ａ_Ｎ）。 - 特許庁

For the basic clock of advancing the excitation step, the number of clocks being the common multiple of each number of clocks required per cycle of each excitation mode within the bounds of possibility of switching is used.例文帳に追加

励磁ステップを進行させる基本クロックは、切替える可能性のある各励磁モードの１周期当たりに必要な各クロック数の公倍数のクロック数を用いる。 - 特許庁

The NAND gate 39, which is a poststage of the clock propagation control gate 32, comprises nMOS transistors 42 and 43, and pMOS transistors 40 and 41 which are connected to a common source drain.例文帳に追加

このクロック伝搬制御ゲート３２の後段のＮＡＮＤゲート３９は、ｎＭＯＳトランジスタ４２，４３及びソース・ドレインがそれぞれ共通に接続されたｐＭＯＳトランジスタ４０，４１で構成されている。 - 特許庁

Clock terminals of the first to third D-FFs 101 to 103 are all connected in common and 3-bit data are set to terminals Q or terminals NQ of the first to third D-FFs 101 to 103.例文帳に追加

第１〜第３のＤ−ＦＦ１０１〜１０３のクロック端子を全て共通に接続し、第１〜第３のＤ−ＦＦ１０１〜１０３のＱ端子あるいはＮＱ端子で、３ビットのデータを設定する。 - 特許庁

To suppress a common mode noise radiated directly from a surface of a flat cable by a unique spurious radiation when it is used for a clock signal of high frequency, without adding an external member.例文帳に追加

高い周波数のクロック信号を用いた場合特有の不要輻射によりフラットケーブル表面から直接輻射されるコモンモードノイズを、外部部材を追加することなく抑制する。 - 特許庁

A delay circuit 24 of a clock for extracting circuit 20 delays the output of the LPF 16 only for the time interval corresponding to the half cycle of a frequency which corresponds to the least common multiple(LCM) of plural bit rates.例文帳に追加

クロック抽出回路２０の遅延回路２４は、複数のビットレートの最小公倍数に相当する周波数の半分の周期に相当する時間だけ、ＬＰＦ１６の出力を遅延する。 - 特許庁

A scanning start signal generating section 27 receives beam light concerning a K-color to be used in common for a full-color mode and a monochrome K mode, detects the scanning start signal SOSK, and inputs it to a clock counter 252.例文帳に追加

走査開始信号生成部２７は、全色モードと単Ｋモードとで共通に使用されるＫ色についてのビーム光を受光して走査開始信号ＳＯＳＫを検知しクロックカウンタ２５２に入力する。 - 特許庁

To provide a data transfer device capable of multi-cycling data transfer without having an effect on the final waveform so as not to take a path where setup time is the greatest common divisor of periods of two clock periods.例文帳に追加

２つのクロック間でのデータ転送のセットアップ時間がこれらクロック周期の最大公約数となると、そのデータ転送がクリティカルパスになる可能性が高い。 - 特許庁

The small-sized earth station shown in Fig. 1 is controlled/ monitored by a signal based on a stable clock signal transmitted from a center station through a common channel of a satellite repeater.例文帳に追加

図１の小型地球局は、中心局から衛星中継器の共通チャネルを介して送信された安定なクロック信号に基づく信号により制御／監視されている。 - 特許庁