「common clock」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

To provide a communication control device and a communication control method, where image data can be transmitted, while ensuring frame synchronization by the use of an digital interface, such as a USB interface where a clock-adjusting mechanism common to nodes is not provided.例文帳に追加

各ノード共通のクロック合わせの仕組みが提供されていないＵＳＢインターフェースのようなデジタルインターフェースを使用して、フレーム同期を確保しながら画像データを伝送できるようにする。 - 特許庁

Each of nodes 12-24 (playing units) connected to a LAN network is provided with a storage section that stores synchronization capability information, Fs (sampling clock frequency) management capability information, and common master information or the like.例文帳に追加

ＬＡＮネットワークに接続される１２〜２４等の各ノード（演奏用機器）には、同期能力情報、Ｆｓ（サンプリングクロック周波数）管理能力情報、共通マスタ情報等を記憶する記憶部を設ける。 - 特許庁

Thus, the clock pulses ϕ1 and ϕ2, the star pulse ϕS, and the write-in signal ϕI constitute independent system for each, left and right, circuit, with only a common power source VGK.例文帳に追加

このように左右の回路ごとに、クロックパルスφ１，φ２、スタートパルスφ_S、書込み信号φ_I をそれぞれ別系統とし、電源Ｖ_GKのみは共通とする。 - 特許庁

Concerning the clock generating circuit for supplying a synchronizing clock signal through the back wiring board to plural packages accommodated on the back wiring board, this circuit is provided with at least one frequency synchronism oscillator circuit to become the common multiple of even multiples of various frequencies required for the package of the clock supply destination and a clock frequency over the back wiring board is equal to or lower than 10 MHz.例文帳に追加

バックワイヤーリングボード上に収容した複数のパッケージに、前記バックワイヤーリングボードを介して同期クロック信号を供給するためのクロック生成回路において、クロック供給先パッケージにて必要となる種々の周波数の偶数倍の公倍数となる周波数同期発振器回路を少なくとも一つ備えてなり、且つ、前記バックワイヤーリングボード上を渡すクロック周波数は１０ＭＨｚ以下として構成する。 - 特許庁

A receiver is provided with a clock oscillator 105 that can select the output frequency of A/D conversion independently of the sampling rate of the A/D conversion, interpolation filters 101 and 102 perform rate conversion of the common mode and orthogonal components of a band-limited baseband by using resample processing by this output clock to be the signal of a desired sampling rate, and demodulation processing is subsequently carried out.例文帳に追加

Ａ／Ｄ変換のサンプリングレートとは独立にその出力周波数を選定できるクロック発振器１０５を設け、この出力クロックによるリサンプル処理を用いて、帯域制限されたベースバンドの同相及び直交成分をインターポレーションフィルタ１０１、１０２でレート変換し、所望のサンプリングレートの信号としたのち復調処理を行う。 - 特許庁

Consequently, the multiplication circuit 115 is placed in a non-operation state in a receiving operation period to eliminate power consumption, and the clock supplied from the multiplication circuit 116 for radio synchronism to a modem section 102 is supplied to the processor 111 and high-speed peripheral circuit 112 at the same time to realize low power consumption based upon the common use of the clock.例文帳に追加

これにより、受信動作期間では、逓倍回路１１５が非動作状態とされて電力消費をゼロとすると共に、無線同期用逓倍回路１１６から変復調部１０２へ供給されるクロックを、プロセッサ１１１及び高速周辺回路１１２にも同時に供給することで、クロックの共通化による省電力を実現できる。 - 特許庁

This time circuit is provided with a common counter 30 constructed by connecting a plurality of flip-flops 7 in series for counting an input clock CLK, and six separate counters 31-36 constructed by connecting a plurality of flip-flops 7 in series for respectively counting an output of the common counter 30.例文帳に追加

この発明は、フリップフロップ７を複数段直列に接続して構成され入力クロックＣＬＫを計数する共通カウンタ３０と、フリップフロップ７を複数段直列に接続して構成され共通カウンタ３０の出力をそれぞれ計数する６つの個別カウンタ３１〜３６とを備えている。 - 特許庁

Reception signals in both parabolic antennas are converted respectively into digital signals using a common sampling clock, and a mutual correlation value of both digital signals is found to obtain information of a performance evaluation value of the testing-objective parabolic antenna.例文帳に追加

そして、両パラボラアンテナの受信信号に対して、共通のサンプリングクロックでそれぞれデジタル信号に変換し、両デジタル信号の相互相関値を求めて、試験対象のパラボラアンテナの性能評価値の情報を得る。 - 特許庁

Here, the intermediate server layer 2 sequentially stores transmission data from the lower server layer 1 in a record prepared for each tenant system, and adds, to the record, history information including the clock time of collecting the data stored last in the record to generate a common database.例文帳に追加

このとき、中間サーバ層２は、下位サーバ層１からの送信データを、テナントシステム毎に用意したレコードに順次格納すると共に、該レコードに最後に格納されたデータの収集時刻を含む履歴情報を該レコードに付加して共通データベースを作成する。 - 特許庁

In a semiconductor integrated circuit, a wiring branch point where wiring for transmitting a clock signal or a data signal to a plurality of arrayed object elements is branched from a common section to each of a plurality of object elements is preliminarily predicted.例文帳に追加

本発明は、半導体集積回路において、配置される複数の対象素子に対してクロック信号、またはデータ信号を伝送するための配線が、共通部分から複数の対象素子の各々に対して分岐する配線分岐点を予め予測する。 - 特許庁

A clock signal CLK'[1] is output from a common control unit CCTLU to a PWM loading-type drive unit PSIP[1] having a reverse current detection circuit RIDET[1] in addition to a peak current control system, for example.例文帳に追加

例えば、ピーク電流制御方式に加えて、逆電流検出回路ＲＩＤＥＴ［１］を備えたＰＷＭ搭載型駆動ユニットＰＳＩＰ［１］に対して、共通制御ユニットＣＣＴＬＵより、クロック信号ＣＬＫ’［１］が出力される。 - 特許庁

To provide a noise reduction circuit, a noise reduction apparatus, a noise reduction method and a noise reduction program in which noise of a clock signal can be attenuated even when a plurality of radio circuits are connected with a function circuit and a common terminal.例文帳に追加

本発明は、複数の無線回路が機能回路と共通の端末に搭載されても、クロック信号のノイズを減衰させることができるノイズ低減回路、ノイズ低減装置、ノイズ低減方法及びノイズ低減プログラムの提供を目的とする。 - 特許庁

To make compatible the reduction of the number of control lines (common between clock signals) for connecting a high-voltage control part of a high-voltage power supply which outputs a high voltage so as to correspond to each of a plurality of loads and a high-voltage power supply part, and the elimination of wasteful power consumption in a system which is not necessary to be operated.例文帳に追加

複数の負荷ごとに対応して高圧出力を行う高圧電源の高圧制御部と高圧電源部の間を結ぶ制御ライン（クロック信号共通）を少なくすることと、動作する必要のない系統における無駄な電力消費を無くすこととを両立させる。 - 特許庁

Further, a 2nd communication line 220 may be used in common to transmit a synchronizing clock needed to perform the on-chip debugging with the pin-saving type debugging tool and transmit the run/break signal signal indicating whether the CPU is in the run state or break state.例文帳に追加

また第２の通信ライン２２０を、省ピン型のデバッグツールとオンチップデバッグを行う際に必要な同期用クロックの送信と、ＣＰＵの状態がｒｕｎ状態又はブレーク状態のいずれであるのかを示すｒｕｎ／ブレーク状態信号の送信とに共用するように構成してもよい。 - 特許庁

To provide a controlling and monitoring signal remote transmission system that has a master station connected to a controller, and a plurality of slave stations corresponding to a plurality of controlled devices, and that can perform signal transmission utilizing a transmission clock without using a wired common data signal line.例文帳に追加

制御部に接続された親局と、複数の被制御装置に対応する複数の子局とを備え、有線の共通データ信号線を使用することなく伝送クロックを利用した信号伝送を可能とする制御・監視信号リモート伝送システムを提供する。 - 特許庁

A pixel number conversion circuit 9 which converts the number of pixels is provided so that plural digital video signals whose frame frequencies are different can be processed with a common clock frequency by replacing the difference of a frame frequency with the difference of the number of pixels about the plural digital video signals whose frame frequencies are different.例文帳に追加

フレーム周波数が異なる複数のディジタル映像信号に対して、フレーム周波数の違いを画素数の違いに置き換え、フレーム周波数が異なる複数ディジタル映像信号を共通のクロック周波数で処理できるように、画素数の変換を行なう画素数変換回路９を設ける。 - 特許庁

Out of a plurality of output terminals 21 to 24 for externally outputting the digital audio signals in the first and second transmission formats respectively, the respective output terminals 21 and 23 for the bit clock and LR channel selection signal common to the first and second transmission formats are shared.例文帳に追加

第一及び第二の伝送フォーマットのデジタルオーディオ信号をそれぞれ外部出力する複数の出力端子２１〜２４のうち、第一及び第二の伝送フォーマットで共通しているビットクロック及びＬＲチャンネル選択信号の各出力端子２１，２３を共用化する。 - 特許庁

In a circuit system where circuits 11 and 12 operated at two clocks CK2 and CK3 having different frequencies with ensured phases are synchronized while ensuring setup at the period of the greatest common divisor of these clock periods, data transfer is generally performed between the circuits 11 and 12.例文帳に追加

位相の保証された周波数の異なる２つのクロックＣＫ２，ＣＫ３で動作する回路１１，１２間で、これらクロック周期の最大公約数の周期でセットアップを保証して同期をとっている回路システムにおいて、通常は、回路１１と回路１２との間でデータ転送を行う。 - 特許庁

To prevent the problem of the prior techniques to adjust a processor's operating voltage in which: a user is allowed to modify a core clock frequency of a multiprocessor for each processor, which can result in operating voltage and core frequency combinations, common to all processors, that can harm or otherwise cause unreliable operation of the processor.例文帳に追加

マルチプロセッサのコアクロック周波数をプロセッサ毎に変更できるので、全てのプロセッサに共通な動作電圧とコア周波数との組み合わせによってはプロセッサの損傷あるいはプロセッサの動作の信頼性低下を引き起こしうることを防止する。 - 特許庁

A clock control section 122 is controlled by control signal in two bits from a decoder 121, and to a compression processing section 123, a common processing section 124 and an expansion processing section 125, clocks CLKA, CLKB, CLKC for operating those sections and image data in 8 bits are given, respectively.例文帳に追加

クロック制御部１２２はデコーダ１２１からの２ビットの制御信号により制御され、圧縮処理部１２３、共通処理部１２４及び伸張処理部１２５には、これら各部を動作させるためのクロックＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣと８ビットの画像データがそれぞれ入力される。 - 特許庁

In the transfer of data from a reading channel processor 13 to a demodulation part 14, decoding data is set to be a six channel parallel being the lowest common multiple of both data and an address and a clock whose frequency is divided into six is used so that a bit unit convenient for the address as well as is obtained in the demodulation part 14.例文帳に追加

リードチャネルプロセッサ１３から復調部１４へのデータの転送を、復調部１４にとってアドレス、データのどちらにも都合が良いビット単位になるように、復号データについては両方の最小公倍数である６チャネルパラレルとし、クロックについては６分周クロックとする。 - 特許庁

In the configuration where an input buffer section 111 and an output buffer section 121 of interest are sandwiched by FFs 133, 143 of testing common circuit sections 131, 141 and FFs 103, 104 of the local clock section 101, diagnoses/tests are performed using an RAGR 161 and an MISR 162.例文帳に追加

テスト用共通回路部１３１，１４１のＦＦ１３３，１４３と、ローカルクロック部１０１の内部のＦＦ１０３，１０４とにより、対象となる入力バッファ部１１１や出力バッファ部１２１を挟み込んだ構成において、ＲＡＧＲ１６１及びＭＩＳＲ１６２を用いて、診断・テストを実施する。 - 特許庁

A vertically transferred clock pulse Vϕ2 as a control signal for controlling a source current flowing through the output section 50 is applied to gate terminals of the load MOS transistors LM1, LM2, LM3 connected in common to suppress the current which flows during the signal accumulating period in the photosensitive section.例文帳に追加

負荷ＭＯＳトランジスタＬＭ１，ＬＭ２，ＬＭ３の共通接続されたゲート端子に、出力部５０に流れるソース電流を制御するための制御信号として、垂直転送クロックパルスＶφ２を印加することで、感光部の信号蓄積期間中に流れる電流を抑制する。 - 特許庁

A transmitting means 150 synchronizes a plurality of asynchronous parallel-signal data with parallel-signal data synchronized with a BCLK1 as a common clock, converts the asynchronous parallel-signal data into parallel signals in a specified bit width, and converts the parallel signals into series-signal data and transmits them.例文帳に追加

送信手段１５０は、複数の非同期の並列信号データを、共通のクロックであるＢＣＬＫ１に同期した並列信号データに同期させた上で、所定のビット幅の並列信号に変換し、さらに、直列信号データに変換して送信する。 - 特許庁

A vertically transferred clock pulse V_ψ 2 as a control signal for controlling a source current flowing through the output section 50 is applied to gate terminals of the load MOS transistors LM1, LM2, LM3 connected in common to suppress the current which flows during the signal accumulating period in the photosensitive section.例文帳に追加

負荷ＭＯＳトランジスタＬＭ１，ＬＭ２，ＬＭ３の共通接続されたゲート端子に、出力部５０に流れるソース電流を制御するための制御信号として、垂直転送クロックパルスＶφ２を印加することで、感光部の信号蓄積期間中に流れる電流を抑制する。 - 特許庁

An ROM-E 101 connected to a host personal computer 100 and a target substrate 103 is provided with a trigger detection circuit 206 which generates, in accordance with a state of control signals (CS and OE) of the target substrate 103, a write clock of trace memories 202 to 204 used in common with an emulation RAM 210.例文帳に追加

ホストパソコンとターゲット基板に接続されたＲＯＭ−Ｅ１０３に、ターゲット基板の制御信号（ＣＳ、ＯＥ）の状態に応じ、エミュレーションＲＡＭ２１０と兼用のトレースメモリ２０２〜２０４のライトクロックを生成するトリガ検出回路２０６を設ける。 - 特許庁

Then, the clock signal CLK is changed from the low level to a high level after obtaining sufficient current supplying ability by restoration of the common power voltage VCC and the data line DL, so that writing to residual memory cells is carried out to the residual memory cells.例文帳に追加

そして、共通電源電圧ＶＣＣ及びデータ線ＤＬが回復し、十分な電流供給能力を有した後にクロック信号ＣＬＫをロウレベルからハイレベルに変化させることで、残りのメモリセルについて書き込みを行う。 - 特許庁

An output signal fr synchronized with a frame frequency output from a common output drive circuit 14 is divided as a clock source by a frequency division selection circuit 17; and its output signal 29 is read by a control register 13 and used as a flag.例文帳に追加

コモン出力駆動回路１４から出力されるフレーム周波数に同期した出力信号ｆｒをクロックソースとして分周選択回路１７で分周し、その出力信号２９を制御レジスタ１３で読み出してフラグとして使用する。 - 特許庁

A transmission interface circuit 14 transmits the luminance data DR, DG and DB of the corresponding colors, for which the timings are controlled by the timing control section 12, to the data drivers 306 together with a synchronization clock CLK via the common bus 309.例文帳に追加

送信インタフェース回路１４は、タイミング制御部１２によりタイミングが制御された各色の輝度データＤＲ、ＤＧ、ＤＢを、同期クロックＣＬＫとともに共通のバス３０９を介して複数のデータドライバ３０６に対し送信する。 - 特許庁

A master 100 which acquires the right of use of a bus communicates data to at least one slave 101, etc., which synchronizes with a clock signal that is common to all modules 100 to 107.例文帳に追加

スレーブとなるモジュール１０１に対してリードアクセスを行うモジュール（マスタ）１００は、ＢＲＥＱ６１信号によりバス使用権をバスアービタに要求すると共に、ＬＣ信号６３により次のサイクルがマスタが使用する最後のサイクルである旨を伝える。 - 特許庁

For example, configuration constituted of a data fetching part BF which fetches a data input signal Din by differential amplifier configuration when a clock signal CK is at an 'H' level and a latch part LT which latches a data output signal Dout from the BF when the CK is at the 'L' level is provided with a gain control part GCTL and common node control part CMNCTL.例文帳に追加

例えば、クロック信号ＣＫが‘Ｈ’レベルの際に差動アンプ構成でデータ入力信号Ｄｉｎの取り込みを行うデータ取り込み部ＢＦと、ＣＫが‘Ｌ’レベルの際にＢＦからのデータ出力信号Ｄｏｕｔをラッチするラッチ部ＬＴからなる構成に対し、ゲイン制御部ＧＣＴＬとコモンノード制御部ＣＭＮＣＴＬを設ける。 - 特許庁

The preprocessing utilizes synchronization of the common system clock, synchronization of channel decoding according to a different channel protocol matching the interfaces of the different types, and synchronization to form a sample word which is stored in an intermediate storage device for supplying the sample word to central arithmetic processing from a PCM bit stream.例文帳に追加

このプリプロセスは、共通のシステムクロックに対する同期、異なるタイプのインタフェースに符合する異なるチャネルプロトコルに従うチャネルデコードに対する同期、及び該ＰＣＭビットストリームから、これよりサンプルワードが中央演算処理に供給される中間的な記憶装置に記憶されるサンプルワードを形成するように同期を利用する。 - 特許庁

Image data output from a first image reading means with a CCD 21 for reading an image on the surface of the original and second image data output from a second image reading means provided with a CCD 23 for reading an image on the backside of the original are multiplexed by using common clock timing, and the simultaneous transmission of images on both-side is performed through a data bus.例文帳に追加

原稿の表面の画像を読み取るＣＣＤ２１を備えた第１の画像読み取り手段から出力される画像データと、原稿の裏面の画像を読み取るＣＣＤ２３を備えた第２の画像読み取り手段から出力される第２の画像データとを共通のクロックタイミングを利用して多重化し、データバスを介して両面同時伝送を行う。 - 特許庁

In the semiconductor tester including the plurality of digitizers configured to convert a plurality of signals to be measured outputted from a DUT into digital signals and to capture them in a memory on the basis of a trigger signal, the semiconductor tester includes a common trigger control circuit for inputting the trigger signal whose phase is adjusted to a proper timing relation to a clock which drives each digitizer.例文帳に追加

ＤＵＴから出力される複数の被測定信号をデジタル信号に変換してトリガ信号に基づきメモリに取り込むように構成された複数のデジタイザを有する半導体試験装置において、前記各デジタイザを駆動するクロックに対して適切なタイミング関係に位相調整されたトリガ信号を入力する共通のトリガ制御回路を設けたことを特徴とするもの。 - 特許庁

A CPU 1 enables an SDRAM 2, which is for operating a common BOOT program 31 of a ROM 3, to operate by means of an SDRAM controller 11 and an operational frequency setting controller 12 based on RAM size information and an input clock frequency value which are both acquired in an IN order of an IN order circuit group 4.例文帳に追加

ＣＰＵ１は、ＳＤＲＡＭコントローラ１１と動作周波数設定コントローラ１２により、ＩＮオーダー用回路群４のＩＮオーダーで取得するＲＡＭサイズ情報と入力クロック周波数値を元にしてＲＯＭ３の共通ＢＯＯＴプログラム３１が動作するためのＳＤＲＡＭ２を動作可能とする。 - 特許庁

The TS of the MPEG of different information by the vertically polarized waves and the horizontally polarized waves is inputted, Null insertion processing is provided in the respective systems of the horizontally polarized waves and the vertically polarized waves to make a TS rate be the same, a clock and a preamble period timing pulse are made to be in common, and the respective systems of the horizontally polarized waves and the vertically polarized waves are synchronized timewise.例文帳に追加

垂直偏波と水平偏波とで別の情報のＭＰＥＧのＴＳを入力し、水平偏波、垂直偏波の各系統にＮｕｌｌ挿入処理を設けてＴＳレートを同一化し、クロックとプリアンブル期間タイミングパルスを共通化し、水平偏波、垂直偏波の各系統を時間的に同期させる。 - 特許庁

This semiconductor integrated circuit is equipped with a plurality of memory circuits and the BIST circuit 140 for output test vectors, wherein one or more register circuits 150 for transferring the test vectors output from the BIST circuit 140 to adjacent macro-cells according to a common clock signal, are provided on signal lines supplying the test vectors to respective memory circuits from the BIST circuit 140.例文帳に追加

複数のメモリ回路とテストベクタを出力するＢＩＳＴ回路１４０とを備える半導体集積回路であって、ＢＩＳＴ回路１４０からそれぞれのメモリ回路へテストベクタを供給する信号線路上に、ＢＩＳＴ回路１４０から出力されるテストベクタを、共通のクロック信号に応じて隣接するマクロセルへ転送する１以上のレジスタ回路１５０を有することを特徴とする。 - 特許庁

Each of communication units 233 in a 1st communication system 230 is configured respectively to make accessed a data transmission line 231 in a specific timing period that is synchronously with a common system clock between the communication equipments 233 and that is set to each communication equipments 233 in the case of data transmission.例文帳に追加

第１の通信システム２３０において、複数の通信装置２３３の各々は、データ送信の際に、各通信装置２３３間で共通のシステムクロックに同期した各通信装置２３３毎に設定される固有のタイミング周期をもってデータ伝送路２３１に対してそれぞれアクセスする如く構成されている。 - 特許庁

In the image forming apparatus and method, if two motors which output different numbers of FG pulses per rotation are used, or if motors which output equal numbers of FG pulses per rotation are used at different deceleration ratios, a reference clock is rendered common and a reference multiplication/division circuit 52 is provided before a motor control part.例文帳に追加

本発明の画像形成装置及び方法においては、１回転出力のＦＧパルス数が異なる２つのモータを使用した場合、若しくは、それぞれ１回転出力のＦＧパルス数が同じモータであっても異なる減速比で使用している場合に、基準クロックを共通にしてモータ制御部の前に基準クロック逓倍／分周回路５２を設ける。 - 特許庁

An error correction frame including a payload storing the data of low order group signals, a redundant byte storing a redundant code for correcting data error generated in the transmission line, and an overhead storing predetermined control information is generated for every a plurality of low order group signals using a common clock and then they are subjected to time sharing multiplexing.例文帳に追加

低次群信号のデータが格納されたペイロード、伝送路中で発生したデータ誤りを訂正するための誤り訂正用の冗長符号が格納された冗長バイト、及び所定の制御情報が格納されたオーバーヘッドを備えた誤り訂正用フレームを、共通のクロックを用いて複数の低次群信号毎にそれぞれ生成し、それらを時分割多重する。 - 特許庁

In the interphone control system where an interphone master unit 14 and a slave unit 15 are interconnected by a transmission line, a frequency modulation signal of a voice frequency modulation circuit 5 applying frequency modulation to a voice signal picked up by a microphone is used in common as a clock signal for a microcomputer 7 controlling the interphone control system.例文帳に追加

インターホン親機１４と子機１５を伝送ラインを介して相互に接続されているインターホン制御装置において、マイクに入力される音声信号を周波数変調する音声周波数変調回路５と、前記音声周波数変調回路の周波数変調信号をインターホン制御装置を制御するマイクロコンピュータ７のクロック信号に共用する。 - 特許庁