「common clock」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A common clock is connected to at least two subsystems of the x-ray emitter/detector system to enable a plurality of noise sources associated with the at least two subsystems within the x-ray emitter/detector system to be correlated with the common clock.例文帳に追加

共通クロックが、Ｘ線放射器／検出器システムの少なくとも２つのサブシステムに接続され、Ｘ線放射器／検出器システム内の少なくとも２つのサブシステムに関連付けられる複数の雑音源が共通クロックと相関できるようになる。 - 特許庁

The recorders are synchronized to a common reference clock, a triggering message comprising at least a time stamp is transmitted to the recorders via the wireless connection to control the recorders to perform the capturing at the time determined by the time stamp in relation to the common reference clock.例文帳に追加

記録装置を共通基準クロックと同期させ、少なくともタイムスタンプを含むトリガ・メッセージを、無線接続を介して記録装置へ送信して、共通基準クロックと関連してタイムスタンプが定めた時点にキャプチャを行うように記録装置の制御が行われるものである。 - 特許庁

The circuit comprises an input terminal T13 of a testing input clock signal CK1 connected to an end of a common bus circuit 2 and a test input/output circuit 3A with an output terminal T32 of an output clock signal CKO retuned from the other end of the common bus circuit 2 in test operation.例文帳に追加

共通バス回路２の一端に接続されテスト用入力クロック信号ＣＫＩの入力端子Ｔ３１と、テスト動作時に共通バス回路２の他端から返送される出力クロック信号ＣＫＯの出力端子Ｔ３２とを有するテスト入出力回路３Ａを備える。 - 特許庁

A clock generating circuit 1 is a buffer circuit consisting of a plurality of inverters, which is a circuit generating a clock CPCLK3 with an amplitude of VDD, and an inverted clock XCPCLK3 with the clock CPCLK3 inverted, based on an input clock CLK, and is used in common for the positive voltage power generating circuit 2 and the negative voltage power generating circuit 3.例文帳に追加

クロック発生回路１は、複数のインバータで構成されたバッファ回路であり、入力クロックＣＬＫに基づいて、ＶＤＤの振幅を有するクロックＣＰＣＬＫ３と、クロックＣＰＣＬＫ３が反転された反転クロックＸＣＰＣＬＫ３を発生する回路であり、正電源発生回路２と負電源発生回路３に共用されている。 - 特許庁

Then, the internal circuit is actually divided into the plurality of hierarchical blocks, a clock tree inside the hierarchical block is generated with the common and exclusive clock ports as a route according to the changed temporary wiring, and then the clock tree between the hierarchical blocks is generated with a clock source where the clock is supplied as the route.例文帳に追加

続いて、内部回路を、実際に複数の階層ブロックに分割し、変更された仮配線に従い、共通および専用のクロックポートをルートとして、階層ブロック内のクロックツリーを生成した後、クロックが供給されるクロックソースをルートとして、階層ブロック間のクロックツリーを生成する。 - 特許庁

In a device with a function to record or reproduce video signals and audio signals digitally, a reference clock of audio signals and a reference clock of video signals are utilized in common.例文帳に追加

ビデオ信号をデジタル的に録画しまたは再生する機能と、オーディオ信号を録音しまたは再生する機能を有する装置において、オーディオ信号の基準クロックとビデオ信号の基準クロックを共通に利用する。 - 特許庁

To provide an isochronous communication node and a local clock circuit that isochronous communication by a common local clock can be performed.例文帳に追加

共通のローカルクロックによるアイソクロナス通信を行うことを可能とするアイソクロナス通信ノード及びローカルクロック回路を提供することである。 - 特許庁

The transistors 12, 13 output a ground voltage and a power supply voltage from their common drain in accordance with the rising change of the clock CK1 and the falling change of the clock CK2 (signal CK3').例文帳に追加

トランジスタ１２，１３は、それぞれクロックＣＫ１の立ち上がり変化およびクロックＣＫ２の立ち下がり変化に応じて接地電圧および電源電圧を共通のドレインから出力する（信号ＣＫ３´）。 - 特許庁

A clock generator 15 supplies in common a clock pulse of the frequency corresponding to a bus speed selection signal outputted from a microprocessor 11 to the microprocessor 11 and a memory controller 13.例文帳に追加

クロック発生器１５は、マイクロプロセッサ１１から出力されるバススピード選択信号に応じた周波数のクロックパルスを、マイクロプロセッサ１１とメモリコントローラ１３とに共通に供給する。 - 特許庁

To the variable delay circuit 2 in common, the delay amount is controlled by delay control signals N9 and a frequency division clock for feedback is generated from a delay clock.例文帳に追加

共通の可変遅延回路２に対し、遅延制御信号Ｎ９により遅延量を制御し、該遅延クロックからフィードバック用の分周クロックを生成する。 - 特許庁

A clock signal CLK, a data signal DA and a latch signal LS synchronized with the clock signal are supplied to two or more data divers 3 in common from a controller 2.例文帳に追加

クロック信号ＣＬＫとクロック信号に同期したデータ信号ＤＡおよびラッチ信号ＬＳがコントローラ２から複数のデータドライバ３に共通に供給される。 - 特許庁

The different symbol transmission rates are used for different input data transfer speeds, and these different synchronizing clock rates are selected so as to be easily provided from a common clock.例文帳に追加

異なるシンボル送信レートが、異なる入力データ転送速度に対して用いられ、それらの異なる同期クロックレートが容易に共通クロックから得られることができるように選択される。 - 特許庁

In the ASIC2, the reception clock signal and the transmission clock signal which are originally common are separated so that it is possible to easily set an arbitrary transmission timing.例文帳に追加

ASIC２では本来共通である受信クロック信号と送信クロック信号とを別々にすることにより、任意の送信タイミングを容易に設定できるようにする。 - 特許庁

The media source 101 or the media SYNCs 1 and 2 decide the common reproduction time 105 according to a global wall clock time calculated corresponding to a sample clock time.例文帳に追加

メディアソース１０１又はメディアシンク１、２は、サンプルクロック時間に応じて計算された、グローバルウォールクロック時間に応じて共通再生時間１０５を決定する。 - 特許庁

A clock and a common bus are connected to an FPGA so as to be controlled outside a microprocessor, and when any one of those I/O functions is selected, a clock is supplied to the I/O function under the control of the FPGA.例文帳に追加

マイクロプロセッサ外部ではクロックと共通バスはＦＰＧＡに接続、制御され、どれか一つのＩ／Ｏ機能が選ばれた時にＦＰＧＡがそれに対してクロックを供給するように制御する。 - 特許庁

To provide a common-clock-based serial transfer circuit whose transfer speed can be further increased even if the operating frequency of a serial clock has reached its upper limit, without having to add a new serial data signal line.例文帳に追加

シリアルクロックの動作周波数が上限に達していても、新たなシリアルデータ信号線路を追加することなく、転送速度のさらなる高速化が可能な、共通クロック方式のシリアル転送回路を提供する。 - 特許庁

By multi-dropped connection of the clock, the clock can be made common, and reduction in the number of terminals and an EMI (Electro-Magnetic Interference) countermeasure can be promoted, compared with a case where a large number of clocks are supplied.例文帳に追加

またクロックをマルチドロップ接続することによりクロックを共通化でき、クロックを多数供給する場合に比べ端子数削減、ＥＭＩ対策となる。 - 特許庁

To resolve the problem that a state that a common bus is not accessed by any bus master is reduced and an effect of clock gating is small in the case that a clock gating technology of busses is introduced in a computer system provided with a plurality of processors.例文帳に追加

複数のプロセッサを備えた計算機システムにおいて、バスのクロックゲーティング技術を導入した場合、どのバスマスタからも、共通バスがアクセスされてない状態は少なく、クロックゲーティングの効果が薄いこと。 - 特許庁

When the frequency of an original oscillation clock signal L1 is defined as X, and the frequency of a frequency-division clock signal L4 is defined as Y, the greatest common divisor Z of the frequency X and the frequency Y is calculated.例文帳に追加

原振クロック信号Ｌ１の周波数をＸとし、分周クロック信号Ｌ４の周波数をＹとして、周波数Ｘと周波数Ｙとの最大公約数Ｚを求める。 - 特許庁

To achieve synchronization between a command and an address signal connected in common to a plurality of memory devices that operate in parallel and a clock signal connected to the memory devices while suppressing an increase in clock wiring length as far as possible.例文帳に追加

並列動作される複数のメモリデバイスに共通接続するコマンド及びアドレス信号とメモリデバイスに接続するクロック信号との同期化をクロック配線長の増大を極力抑えて実現する。 - 特許庁

Compensation information of a timestamp is generated by comparing the common reference clock information with the reference clock of each data stream by a compensation information generating part 1006.例文帳に追加

補正情報生成部は、共通基準クロック情報と、各データストリームの基準クロックを比較しタイムスタンプの補正情報を生成する。 - 特許庁

First and second test clock signals TST-CLK1, TST-CLK2 are generated from a common basic test clock signal TST-CLKM using a delay line 10 which a delay time is variable and a delay stage 12 of which a delay time is fixed.例文帳に追加

遅延時間が変更可能な遅延線（１０）と遅延時間が固定された遅延段（１２）とを用いて共通の基本テストクロック信号（ＴＳＴ＿ＣＬＫＭ）から第１および第２のテストクロック信号（ＴＳＴ＿ＣＬＫ１，ＴＳＴ＿ＣＬＫ２）を生成する。 - 特許庁

Thus, only the I/O function to which the clock is supplied is operated, and when the transfer of data ends, the supply of the clock is stopped, and the common bus is released.例文帳に追加

クロックを供給されたＩ／Ｏ機能のみ動作し、データの転送が終了した時点でクロックの供給を停止し、共有バスを開放する。 - 特許庁

The clock recovery circuit 113 controls the oscillation frequency of a local oscillator 105 so as to decrease the clock error signal and its output signal is fed to each demodulation module, and all the demodulation modules are operated by a common clock.例文帳に追加

クロック再生回路１１３では、クロック誤差信号が小さくなるように局部発信器１０５の発信周波数を制御し、その出力信号は各復調モジュールに供給され、全ての復調モジュールは共通のクロックで動作する。 - 特許庁

In this data transfer circuit 10 installed in each blade in the ATCA device, a clock signal CLK for synchronous data transfer is generated by a PLL part 12 on the basis of clock signals CLK1 or a CLK2 applied from common clock wiring 6a and 6b.例文帳に追加

ＡＴＣＡ装置内の各ブレードに設けられたデータ転送回路１０において、共通のクロック配線６ａ，６ｂから与えられるクロック信号ＣＬＫ１またはＣＬＫ２に基づいてＰＬＬ部１２で同期データ転送用のクロック信号ＣＬＫを生成する。 - 特許庁

The emulation device 11 distributes common control information 8801 to each of a plurality of clock domains 1213, 1215 and 1217 into which the emulation device is partitioned, and also provides the clock domains with individualized clock control 8905, 8907 and 8913.例文帳に追加

本エミュレーション装置（１１）は、共通の制御情報（８８０１）をエミュレーション装置が分割されている複数の各クロックドメイン（１２１３、１２１５、１２１７）に分配し、またクロックドメインに個別のクロック制御（８９０５、８９０７、８９１３）を与える。 - 特許庁

This emulation device (11) distributes common control information (8801) to each of a plurality of clock domains (1213, 1215, 1217) into which the emulation device is partitioned and also provides the clock domains with individualized clock control (8905, 8907, 8913).例文帳に追加

本エミュレーション装置（１１）は、共通の制御情報（８８０１）をエミュレーション装置が分割されている複数の各クロックドメイン（１２１３、１２１５、１２１７）に分配し、またクロックドメインに個別のクロック制御（８９０５、８９０７、８９１３）を与える。 - 特許庁

A master transmission device which is one of the plurality of transmission devices has a first calculation part for calculating a first differential value indicating a differential value between a common clock supplied from a controller to the plurality of transmission devices and a master clock which is a clock used in the present device.例文帳に追加

複数の伝送装置のうちの一つであるマスタ伝送装置は、制御装置から複数の伝送装置に供給される共通のクロックである共通クロックと自装置で用いるクロックであるマスタクロックとの差分値を示す第一の差分値を算出する第一の算出部を備える。 - 特許庁

To provide an integrated circuit device capable of reducing electric power used for distribution of common signals such as a clock signal and capable of suppressing timing dispersion of common signals and its layout designing method.例文帳に追加

クロック信号などの共通信号の分配に費やされる電力を削減でき、共通信号のタイミングばらつきを抑制できる集積回路装置とそのレイアウト設計方法を提供する。 - 特許庁

The means of generating the common voltage control signal obtains the control signal for generating a common voltage which has no variation in average DC potential using a horizontal synchronism timing signal and a vertical synchronism timing signal, and a clock.例文帳に追加

コモン電圧制御信号を発生する手段は、水平同期タイミング信号と垂直同期タイミング信号、及びクロックを用いて、平均直流電位が変動しない、コモン電圧を作成するための制御信号を得る。 - 特許庁

The horizontal synchronizing signal is used in common for the vertical synchronizing signals of different frequency, so a clock frequency can be made common and the imaging operation can smoothly be switched.例文帳に追加

異なる周波数の垂直同期信号間で水平同期信号を共通して用いるため、クロック周波数を共通化でき、撮像動作のスムースな切り換えが容易となる。 - 特許庁

The battery controller 7 reads out at every fixed time a timing table progressed by a common clock counter or by a clock counter acquired by dividing the common clock counter in order to synchronize the multiplexer 2, the output side sampling switch 4, the A/D converter 6 and an own memory storage operation, and executes the read-out described content.例文帳に追加

電池コントローラ７は、マルチプレクサ２、出力側サンプリングスイッチ４、Ａ／Ｄコンバータ６及び自己のメモリ格納動作を同期させるために、共通のクロックカウンタ乃至共通のクロックカウンタを分周したクロックカウンタにより進行するタイミングテーブルを一定時間ごとに読み出して、読み出した記載内容を実行する。 - 特許庁

The differential signal output device includes a common mode signal generation circuit for generating the common mode signals corresponding to clock signals, outputting them to the first transmission terminal and the second transmission terminal, and controlling the slew rate of the common mode signals corresponding to control signals.例文帳に追加

差動信号出力装置は、クロック信号に応じて前記コモンモード信号を生成し前記第１の送信端子および前記第２の送信端子に出力し、且つ、制御信号に応じて前記コモンモード信号のスルーレートを制御するコモンモード信号生成回路を備える。 - 特許庁

The present invention relates to a receiver for receiving a signal containing clock information and data information and a clock-embedded interface method in which a clock signal and data may be reconstructed by receiving a pair of differential signals that contain clock information and data information and by using a change in a common voltage level of the pair of differential signals.例文帳に追加

クロック情報及びデータ情報を含む差動信号対を受信するにおいて、差動信号対の共通電圧レベルの変化を利用してクロック信号及びデータを復元できる、クロック情報及びデータ情報を含む信号を受信する受信器及びクロック埋め込みインターフェース方法である。 - 特許庁

A radio base station device has a rate conversion part which samples a base band signal of a first communication system at a clock rate of common multiples of a clock rate of the first communication system and a clock rate of a second communication system different from the clock rate of the first communication system.例文帳に追加

一実施形態による無線基地局装置は、第１の通信方式のクロックレートと、前記第１の通信方式のクロックレートと異なる第２の通信方式のクロックレートとの公倍数のクロックレートで、前記第１の通信方式のベースバンド信号をサンプリングするレート変換部を有する。 - 特許庁

This clock driver 1 supplies clock signals distributed to circuit devices 2 having a common power source while shifting their phases from one another and output data of the circuit devices 2 are outputted while a phase absorbing macro 3 absorbs their phase shifts.例文帳に追加

クロックドライバー１から共通電源を有する複数の回路装置２に分配するクロック信号の位相を互いにずらして供給するとともに、前記複数の回路装置２の出力データの位相ずれを位相吸収マクロ３により吸収して出力する。 - 特許庁

In a hardware-based logical emulation environment, communication of time multiplexed data signals among clock regions is controlled during emulation, by using a buffer 30 inserted into a common signal path among the asynchronous clock regions.例文帳に追加

ハードウェア・ベースの論理エミュレーション環境で非同期クロック領域間の共通信号経路に挿入されたバッファ３０を利用して、エミュレーション中にクロック領域間の時間多重化データ信号の通信を管理する。 - 特許庁

To provide a system, a method and a computer program for steering a time-of-day (TOD) clock for a computer system having a physical clock providing a time base for executing operations that is stepped to a common oscillator.例文帳に追加

共通発振器に対してステップ実行される操作を実行するための時間基準を提供する、物理クロックを有するコンピュータ・システム用の時刻（ＴＯＤ）クロックをステアリングするための、システム、方法、およびコンピュータ・プログラムを提供すること。 - 特許庁

From the output signal generation part 30, output signals OUT and XOUT, having their phase almost completely synchronized, are being generated and output by clocked inverters X15 and X19 whose state of operation or non-operation can be switched by a common clock signal CLOCK.例文帳に追加

出力信号生成部３０からは、共通のクロック信号ＣＬＯＣＫによって動作／不動作が切り替えられるクロックドインバーターＸ１５，Ｘ１９によって、位相がほぼ完全に一致した出力信号ＯＵＴ，ＸＯＵＴが生成・出力される。 - 特許庁

The recording and reading method of the optical data is performed in such manner that the data band including the plural adjacent data tracks and recording control tracks are simultaneously recorded and the all tracks are synchronized with a common data clock, and each control track is provided with the repeated patterns of the marks synchronized with the definite center and the data clock.例文帳に追加

光データ記録及び読出し方法は、複数の隣接データトラックを含むデータバンドと記録制御トラックを同時に記録し、全てのトラックは共通のデータクロックに同期し、各制御トラックは明確な中心とデータクロックに同期したマークの繰返しパターンを有する。 - 特許庁

The clock CK0 imparted to the counter 26 and a clock CK1 imparted to the counter 27 are adjusted respectively to have two-phase property without generating an overlapped period by a two-phase imparting circuit 25, and an increment circuit 47 is used in common by multiplexing the counters 26, 27 by time-sharing operation.例文帳に追加

カウンタ２６に与えるクロックＣＫ０とカウンタ２７に与えるクロックＣＫ１を、二相化回路２５により重複期間がないように二相化し、カウンタ２６と２７を時分割動作により多重化することによりインクリメント回路４７を共用化する。 - 特許庁

The display panel driver 100 is provided with latch circuits Ld(1) to Ld(m) and Lf(1) and Lf(n) for latching the signals outputted from the respective receivers Ra(1) to Ra(m) and Rb(1) to Rb(n) in accordance with the common clock transmitted by clock transmission lies L(1) and L(2).例文帳に追加

表示パネル駆動装置１００は、クロック伝送ラインＬ１およびＬ２により伝送された共通クロックに基づいてレシーバＲａ１〜ＲａｍおよびＲｂ１〜Ｒｂｎ各々から出力される信号をラッチするラッチ回路Ｌｄ１〜ＬｄｍおよびＬｆ１〜Ｌｆｎを備える。 - 特許庁

Image data DATAe applied synchronously with a reference clock signal CLKe and a data-enable signal DEe are delayed by two clocks through FFs 31, 33, 38, 40 actuated by the clock signal CLKe and are outputted as image data DTe and a common data-enable signal DE.例文帳に追加

基準となるクロック信号ＣＬＫｅに同期して与えられる画像データＤＡＴＡｅとデータイネーブル信号ＤＥｅは、このクロック信号ＣＬＫｅで動作するＦＦ３１，３３，３８，４０で２クロック分遅延され、画像データＤＴｅと共通のデータイネーブル信号ＤＥとして出力される。 - 特許庁

To create vibrato by reading two kinds of waveform data with a common speed, and by changing weighting of both waveform data while changing a reading speed, in a sound source which does not supply a common clock to a plurality of sound output channels.例文帳に追加

複数の発音チャンネルに共通のクロックを供給できない音源において、二種類の波形データを共通の速度で読み出し、読み出し速度を振動させつつ、両波形データの重み付けを変動させることによりビブラートを生成する。 - 特許庁

Individual EDRs (DDRs) or onboard recorders such as car navigation systems have a time calibration function for synchronization with the traceable standard clock time provided by the hierarchized registered calibration service providers by remote calibration based on common-view GPS signals.例文帳に追加

個々のEDR(DDR)、或いはカーナビゲーション・システム等の車載記録装置は、時刻校正機能を備えて、Common-view方式のGPS信号を媒体とした遠隔校正により階層性を有する登録校正事業者の持つ遡源証明可能な基準時計時刻に同期させる。 - 特許庁