「comparator buffer」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The display time data in the A-CONT pack are separated into display starting time data and display completing time data by a display time decoder 51 to be applied to a start comparator 52 and an end comparator 53 and character data are converted into dot matrix character data for display by a character data decoder 54 to be stored in a buffer 55.例文帳に追加

Ａ−ＣＯＮＴパック内の表示時間データは表示時間デコーダ５１により表示開始時間データと表示終了時間データに分離されてスタートコンパレータ５２とエンドコンパレータ５３に印加され、文字データは文字データデコーダ５４により表示用のドットマトリクス文字データに変換されてバッファ５５に格納される。 - 特許庁

The display time data in the (D) pack are separated into display start time data and display end time data by a display time decoder 51 and are applied to a start comparator 52 and an end comparator 53, and the character data are converted into dot matrix character data for a display by a character data decoder 54, and are stored in a buffer 55.例文帳に追加

Ｄパック内の表示時間データは表示時間デコーダ５１により表示開始時間データと表示終了時間データに分離されてスタートコンパレータ５２とエンドコンパレータ５３に印加され、文字データは文字データデコーダ５４により表示用のドットマトリクス文字データに変換されてバッファ５５に格納される。 - 特許庁

The display time data in the pack D are separated into a display start time data and a display end time data by a display time decoder 51 and they are applied to a start comparator 52 and an end comparator 53, respectively, and the character data is converted into a dot matrix character data for display by a character data decoder 54 and is stored in a buffer 55.例文帳に追加

Ｄパック内の表示時間データは表示時間デコーダ５１により表示開始時間データと表示終了時間データに分離されてスタートコンパレータ５２とエンドコンパレータ５３に印加され、文字データは文字データデコーダ５４により表示用のドットマトリクス文字データに変換されてバッファ５５に格納される。 - 特許庁

The display time data in the D pack are separated to display start time data and display end time data by a display time decoder 51 and impressed to a start comparator 52 and an end comparator 53, and the character data are converted to dot matrix character data for display by a character data decoder 54 and stored in a buffer 55.例文帳に追加

Ｄパック内の表示時間データは表示時間デコーダ５１により表示開始時間データと表示終了時間データに分離されてスタートコンパレータ５２とエンドコンパレータ５３に印加され、文字データは文字データデコーダ５４により表示用のドットマトリクス文字データに変換されてバッファ５５に格納される。 - 特許庁

The display time data in the A-CONT pack are separated to display start time data and display end time data by a display time decoder 51 and applied to a start comparator 52 and an end comparator 53, and character data are converted to dot matrix character data for display by a character data decoder 54 and stored in a buffer 55.例文帳に追加

Ａ−ＣＯＮＴパック内の表示時間データは表示時間デコーダ５１により表示開始時間データと表示終了時間データに分離されてスタートコンパレータ５２とエンドコンパレータ５３に印加され、文字データは文字データデコーダ５４により表示用のドットマトリクス文字データに変換されてバッファ５５に格納される。 - 特許庁

The display time data in the pack A-CONT are separated by a display time decoder 51 into display start time data and display end time data, which are impressed to a start comparator 52 and an end comparator 53; and character data are converted by a character data decoder 54 into dot matrix character data for display and stored in a buffer 55.例文帳に追加

Ａ−ＣＯＮＴパック内の表示時間データは表示時間デコーダ５１により表示開始時間データと表示終了時間データに分離されてスタートコンパレータ５２とエンドコンパレータ５３に印加され、文字データは文字データデコーダ５４により表示用のドットマトリクス文字データに変換されてバッファ５５に格納される。 - 特許庁

A display time decoder 51 separates the display time data in the A-CONT pack into display start time data and display end time data, which are respectively applied to a start comparator 52 and an end comparator 53, the character data are converted into display use dot matrix character data by a character data decoder 54 and stored in a buffer 55.例文帳に追加

Ａ−ＣＯＮＴパック内の表示時間データは表示時間デコーダ５１により表示開始時間データと表示終了時間データに分離されてスタートコンパレータ５２とエンドコンパレータ５３に印加され、文字データは文字データデコーダ５４により表示用のドットマトリクス文字データに変換されてバッファ５５に格納される。 - 特許庁

Comparative output of the voltage comparator circuit 16A is fed back to the signal source 15A so that the DC potential VRX of the output end of the signal source 15A is equal to the DC potential Vs of the input end of the buffer amplifier.例文帳に追加

この電圧比較回路１６Ａの比較出力を、信号源１５Ａの出力端の直流電位ＶRXと、バッファアンプの入力端の直流電位ＶSとが等しくなるように、信号源１５Ａにフィードバックする。 - 特許庁

The output impedance of the first voltage buffer circuit is controlled by the output signal of the hysterisis comparator during a period when a voltage difference between the output of the reference voltage source and the output of the low-pass filter exceeds a prescribed value in starting.例文帳に追加

起動時に基準電圧源の出力とローパスフィルタの出力の電圧差が所定値を超えている期間は、ヒステリシスコンパレータの出力信号により第１電圧バッファ回路の出力インピーダンスが制御される。 - 特許庁

A source driver 300 is equipped with a differential voltage output buffer (comparator) CMP which outputs a differential voltage between a voltage of a driving video signal output from an analog buffer BF and a voltage detected by reading out the charge accumulated in a pixel capacitor so as to charge the pixel capacitor included in a pixel forming part.例文帳に追加

ソースドライバ３００内に、画素形成部に含まれる画素容量を充電するためにアナログバッファＢＦから出力される駆動用映像信号の電圧と画素容量に蓄積された電荷の読み出しによって検出される電圧との差異電圧を出力する差異電圧出力バッファＣＭＰを備える。 - 特許庁

In each channel, the input signal is terminated in a terminating circuit 108 while it is simultaneously fed to a digital path (a comparator 104, a Schmitt trigger 110, a delay selection circuit 112, and a digital output driver 114) and to an analog path (an analog buffer 106, a switch 116, a bus 120, and an analog output buffer 130).例文帳に追加

各チャネルで、入力信号は、終端回路１０８で終端されると共に、デジタル経路（比較器１０４、シュミット・トリガ１１０、遅延選択回路１１２及びデジタル出力ドライバ１１４）及びアナログ経路（アナログ・バッファ１０６、スイッチ１１６、バス１２０、アナログ出力バッファ１３０）に同時に供給される。 - 特許庁

Then, an up/down counter circuit 52 controls an output buffer size on the basis of the compared result of the voltage comparator circuit 51 synchronously with the system clock CK and in a specified operating state such as read, write or Nop activating an OE signal, an updating control register circuit 53 updates output buffer size data.例文帳に追加

そして、アップ／ダウンカウンタ回路５２は、システムクロックＣＫに同期して、電圧比較回路５１の比較結果に基づいて出力バッファサイズを制御し、更新制御レジスタ回路５３は、ＯＥ信号が活性化するリードやライトあるいはノップ（Ｎｏｐ）といったの特定のオペレーティング状態になると、出力バッファサイズデータを更新する。 - 特許庁

A section data filtering apparatus has: an input buffer 101; a command list table 107 which records identification information identifying section data; a section buffer 103 for storing object data extracted from the input buffer 101 based on the identification information; a comparator 105 for comparing the object data with pattern data stored in a pattern memory 104; a control circuit 102; and a command list control circuit 108.例文帳に追加

セクションデータフィルタリング装置は、入力バッファ１０１と、セクションデータを識別する識別情報を記録するコマンドリストテーブル１０７と、識別情報に基づき、入力バッファ１０１から抽出された対象データを格納するセクションバッファ１０３と、該対象データと、パターンメモリ１０４に格納されているパターンデータと、を比較する比較器１０５と、制御回路１０２と、コマンドリスト制御回路１０８を有する。 - 特許庁

First CAM circuits 30 and the comparator 40 are connected by a wiring 50 having a straight line shape, a wiring 51 connecting the second CAM circuits 30' and a buffer circuit or the like is wired through a gap between comparators 40.例文帳に追加

第１ＣＡＭ回路３０と比較回路４０とは直線形状の配線５０によって接続され、第２ＣＡＭ回路３０’とバッファ回路等とを接続する配線５１は、比較回路４０間の間隙を通って配線される。 - 特許庁

The noise-educing circuit 30 is provided with an HPF 32, an amplifier 34, a full-wave rectifier circuit 36, a time constant circuit 100, a voltage comparator 40, single-shot circuit 42, an amplifier 50, a delay circuit 52, an FET 54, a capacitor 56, and a buffer 58.例文帳に追加

ノイズ除去回路３０は、ＨＰＦ３２、増幅器３４、全波整流回路３６、時定数回路１００、電圧比較器４０、１ショット回路４２、増幅器５０、遅延回路５２、ＦＥＴ５４、コンデンサ５６、バッファ５８を備える。 - 特許庁

It is possible to control from outside a shift registor 56 which outputs a delay control signal for a delay line, by a phase comparator 194 and an address buffer 192 for a test mode which takes in an external address as a control signal, in a test mode.例文帳に追加

テストモードにおいて、外部アドレスを制御信号として取り込むテストモード用アドレスバッファ１９２、位相比較器１９４によって、遅延ラインの遅延量制御制御信号を出力するシフトレジスタ５６を外部から制御可能とする。 - 特許庁

As to an output current from the second constant current circuit 7, an output voltage from a photocoupler 15 which is controlled by a feedback voltage is inputted in the PWM comparator 3 through a feedback terminal FB, and an output of the PWM comparator 3 is inputted in a gate of a MOSFET 11 through a buffer circuit 4, thereby controlling the amplitude of a current of the MOSFET 11.例文帳に追加

第２定電流回路７からの出力電流は、フィードバック電圧で制御されたフォトカプラー１５からの出力電圧がフィードバック端子ＦＢを介してＰＷＭ比較器３に入力され、ＰＷＭ比較器３の出力をバッファ回路４を介して、ＭＯＳＦＥＴ１１のゲートに入力することで、ＭＯＳＦＥＴ１１の電流の大きさが制御される。 - 特許庁

An input signal IN is integrated by a CR integration circuit of time constant T10 constituted of a resistance 12 and a capacitor 13 via an inverter 11 for buffer, and provided an inversion input terminal of a comparator 30 as a signal S10 from a connection point N1.例文帳に追加

入力信号ＩＮは、バッファ用のインバータ１１を介して抵抗１２及びキャパシタ１３からなる時定数Ｔ１０のＣＲ積分回路で積分され、接続点Ｎ１から信号Ｓ１０として比較器３０の反転入力端子に与えられる。 - 特許庁

An information adding circuit 12 adds a server identification code A and receiving time B to data received from two server devices 10a, 10b and a comparator 13 compares the information added received data with received data previously stored in a comparing buffer 17 and informs a master processing part of the compared result.例文帳に追加

２台のサーバ装置１０ａ、１０ｂからの受信データに情報追加回路１２でサーバ識別コードＡと受信時刻Ｂを付加し比較回路１３で予め比較バッファ１７に格納されている受信データと比較して、上位処理への通知をする。 - 特許庁

Besides, a level comparator 13 provided in the connection deciding circuit A compares the voltage of a signal transmitted from an output step 11c of the transmitting buffer 11 inside the SDH analyzer 1 with a level reference voltage 2 and the connecting state of a connecting cable 3b is decided.例文帳に追加

また、接続判定回路Ａに備えたレベル比較器１３は、ＳＤＨアナライザ１内の送信バッファ１１の出力段１１ｃから送信される送信信号の電圧とレベル基準電圧 とを比較し、接続ケーブル３ｂの接続状態を判定する。 - 特許庁

The identifier of the message 70 stored in the reception buffer 42a is compared with an identifier recorded in the identifier storage part 40 in the comparator 43a, and the results are output to the arithmetic processing part 10 and one of the interface 31a and the interface 31b.例文帳に追加

受信バッファ４２ａに記憶されたメッセージ７０の識別子は、コンパレータ４３ａで識別子記憶部４０に記録された識別子と比較され、その結果は演算処理部１０と、インターフェース３１ａ又はインターフェース３１ｂのいずれかに出力される。 - 特許庁

A level comparator 12 provided in a connection deciding circuit A compares the voltage of a signal transmitted from an output step 11b of a transmitting buffer 11 inside an SDH analyzer 1 with a level reference voltage 1 and the connecting state of a connecting cable 3a is decided.例文帳に追加

接続判定回路Ａに備えたレベル比較器１２は、ＳＤＨアナライザ１内の送信バッファ１１の出力段１１ｂから送信される送信信号の電圧とレベル基準電圧 とを比較し、接続ケーブル３ａの接続状態を判定する。 - 特許庁

The image processor is provided with a comparator 108 that detects error data caused when a gray level matrix replaces a multi-value error spread output value with an output binary dot pattern and stores the detected error to a storage error buffer 104 that stores error data by multi-value error spread.例文帳に追加

多値誤差拡散出力値を濃度マトリックスにより出力２値ドットパターンに置き換えた場合に発生する誤差データを検出する比較器１０８を設け、検出した誤差を、多値誤差拡散による誤差データを蓄積する蓄積誤差バッファ１０４に格納する。 - 特許庁

This output signal is inputted to a peak detecting circuit 35 to which a capacitor and a resistance are connected and which maintains a peak value of the output of the gain buffer by accumulating electric charges in the capacitor, and its output and the output of a reference resistance 53 are inputted to a comparator 36 to generate a burst packet detection signal.例文帳に追加

これをコンデンサと抵抗が接続されコンデンサに電荷を蓄えることによって前記ゲインバッファの出力のピーク値を維持するピーク検出回路３５に入力し、その出力とリファレンス４２の出力とをコンパレータ３６に入力してバーストパケット検出信号を生成する。 - 特許庁

An SSC count value obtained by counting the number of spread spectrum clocks SSC_CLK for the fixed period is held in a counter buffer 51 and compared with various thresholds stored in a setting register 53 via a comparator circuit 55, and thereby a frequency level of the spread spectrum clock SSC_CLK at that time point is detected.例文帳に追加

その一定期間にスペクトラム拡散クロックＳＳＣ＿ＣＬＫを計数して得られたＳＳＣカウント値をカウンタバッファ５１に保持して、設定レジスタ５３に記憶された各種閾値と比較回路５５を介して比較することにより、その時点におけるスペクトラム拡散クロックＳＳＣ＿ＣＬＫの周波数レベルを検知することができる。 - 特許庁

A control signal is generated in a wobble detector circuit to control the gain of the variable gain amplifiers 3 and 4 by using a comparator 10, a low-pass filter, and a control buffer 17 based on each of the rectified signal of the reproduced optical disk signals 1 and 2 which are the output data of the variable gain amplifiers 3 and 4.例文帳に追加

ウォブル検出回路において、可変利得器３及び４の出力である光ディスク再生信号１及び２の整流信号に基づいて、それぞれ一つの比較器１０、低域通過フィルタ及び制御バッファ１７を用いて可変利得器３及び４の利得制御を行う制御信号を生成する。 - 特許庁

To prevent a window from being canceled by the effect of the offset of the operational amplifier circuit of a liquid crystal driving power supply device, which employs a window comparator made up from operational amplifier circuits, and through-put currents to flow in P and N channel MOS transistors constituting of an output buffer.例文帳に追加

オペアンプ回路１、２から成るウインドウコンパレータを用いた液晶駆動電源装置に於いて、オペアンプ回路が持つオフセットの影響でウインドウがキャンセルされ、出力バッファ５を構成するＰチャネルＭＯＳトランジスタＱ１００とＮチャネルＭＯＳトランジスタＱ２００に貫通電流が流れることを防止する。 - 特許庁

A digital signal with the same value as that of the diagnosis object channel is given to the digital/analog converter 22 of the comparison channel, a comparator circuit 51 compares an output of the digital/analog converter 22 with an output of an output buffer 31 in the diagnosis object channel to discriminate that there is a fault in the diagnosis object channel when they have a prescribed difference level.例文帳に追加

そして、比較チャネルのＤ／Ａ変換器２２に診断対象チャネルと同じ値のディジタル信号を入力させ、Ｄ／Ａ変換器２２の出力と、診断対象チャネルにおける出力バッファ３１の出力とを比較回路５１で比較して、これらに所定の差がある場合には診断対象チャネルに異常があると判断する。 - 特許庁

In the PLL circuit where the frequency of an oscillated output is controlled in response to the result of phase comparison between a fed-back oscillation output and an input signal, an LPF 3 integrates the oscillated output and an output in response to the result of comparison between the integrated output and two threshold values of a Schmitt trigger buffer 6 is applied to a phase comparator circuit 1.例文帳に追加

フィードバックされる発振出力と入力信号との位相比較結果に応じて発振出力の周波数を制御するＰＬＬ回路において、発振出力をＬＰＦ３で積分し、この積分出力についてシュミットトリガ型のバッファ６の２つの閾値との比較結果に応じた出力を位相比較回路１に印加する。 - 特許庁

Reception data 203 read from a reception FIFO memory 202 are compared with the header information of a setting table 205 by a comparator 204, and the priority information of the reception data or the necessary/unnecessary of copy of the data is discriminated by a buffer management part 209 by using the corresponding parameter, and the necessary number of addresses are supplied to a DMA controller 213.例文帳に追加

受信ＦＩＦＯメモリ２０２から読み出された受信データ２０３は比較器２０４で設定テーブル２０５のヘッダ情報と比較され、対応するパラメータを用いてバッファ管理部２０９が受信データのプライオリティ情報やそのデータのコピーの要否を判別して、必要な数のアドレスをＤＭＡコントローラ２１３に供給する。 - 特許庁

The device consists of a buffer 20 which outputs clock signals inputted from a PC 12, a band pass filter circuit 22 which is composed of R, L and C elements, a rectifying circuit 24 which coverts selected signals into d.c., a comparator 26 which outputs the signals converted into d.c. to a timing controller 16 and executes resetting, and a logical arithmetic element 28.例文帳に追加

ＰＣ１２から入力されたクロック信号を出力するバッファ２０と、Ｒ、Ｌ、Ｃの各素子で構成するバンドパスフィルタ回路２２と、この選択された信号を直流に変換する整流回路２４と、直流に変換された信号をタイミングコントローラ１６に出力してリセットを行うコンパレータ２６、論理演算素子２８とよりなるものである。 - 特許庁

The authentication part 14 includes a ROM 140 storing a reference value 145 for authentication, a delay circuit 142 for measuring the time, a command issue circuit 146 for issuing a command for reading a fixed value (equal to the reference value 145) from the storage device, a receiving buffer 147 storing a value read from the storage device as a reception value 148, and a comparator circuit 144.例文帳に追加

認証部１４には、認証用の基準値１４５を格納するＲＯＭ１４０、時間を計測するための遅延回路１４２、記憶装置から固定値（基準値１４５と等しい値）を読み出すためのコマンドを発行するコマンド発行回路１４６、記憶装置から読み出された値が受信値１４８として格納される受信バッファ１４７および比較回路１４４を設ける。 - 特許庁