「complementary logic」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Each complementary logic state signal line BIT, nBIT indicates one out of two logic states.例文帳に追加

各相補形論理状態信号線ＢＩＴ、ｎＢＩＴは、２つの論理状態のうちの１つを表す。 - 特許庁

A logic level of Each complementary logic state signal line is reversed next, and driven to the other state so that both signal lines are driven to appropriate logic states.例文帳に追加

各相補形論理状態信号線の論理レベルは、次に反転され、両信号線が適切な論理状態に駆動されるよう、他の状態に駆動される。 - 特許庁

A logic state of an addressed bit is determined by which of the two complementary logic state signal lines in driven.例文帳に追加

アドレス指定されるビットの論理状態は、２つの相補形論理状態信号線のどちらが駆動されているかによって決定される。 - 特許庁

in logic, a conclusion that represents the inevitable complementary relation between a subject and its predicate adjective or objective 例文帳に追加

論理学において,判断の主語と述語の関係が必然性をもつことを表す判断 - EDR日英対訳辞書

HYBRID CARRY VISION TYPE/CARRY SELECTION ADDER INCLUDING CARRY LOGIC FOR GENERATING COMPLEMENTARY HOT CARRY SIGNAL, AND ITS METHOD FOR CREATING CARRY LOGIC例文帳に追加

相補的なホット桁上げ信号を生成する桁上げ論理を含んだハイブリッド桁上げ先見型／桁上げ選択加算器およびその桁上げ論理を作る方法 - 特許庁

To easily provide a low price method for manufacturing, on a general purpose plastic substrate, a complementary logic circuit ensuring large logic amplitude and small power consumption.例文帳に追加

汎用プラスチック基板上に、論理振幅が大きく消費電力が小さい相補形論理回路を簡便かつ安価に製造する方法を提供すること。 - 特許庁

The decision block receives a first data input and a second data input from redundant logic blocks or from logic blocks, designed to provide complementary outputs.例文帳に追加

決定ブロックは、冗長論理ブロックから、又は相補出力を提供するように設計された論理ブロックから第１のデータ入力及び第２のデータ入力を受け取る。 - 特許庁

This carry logic circuit generates a complementary carry signal by using a group generation signal and a group propagation signal.例文帳に追加

本桁上げ論理回路は、群生成信号および群伝播信号を使用して相補的な桁上げ信号を生成する。 - 特許庁

A control method of such a static random access memory (SRAM) cell is provided that an anti-parallel storage circuit storing a logic high level or a logic low level is included across a true node and a complementary node, and the true node and the complementary node are connected respectively to a true bit line (BLT) and a complementary bit line (BLC) by first and second transistors.例文帳に追加

真ノード、相補ノード間に論理ハイレベルまたは論理ローレベルを記憶するアンチパラレル記憶回路を含み、真ノードと相補ノードとは、それぞれ第１、第２のトランジスタによって真ビット線（ＢＬＴ）と相補ビット線（ＢＬＣ）とに接続されているスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの制御方法が提供される。 - 特許庁

COMPLEMENTARY METAL OXIDE SEMICONDUCTOR THIN-FILM TRANSISTOR COMPRISING COMMON GATE, LOGIC DEVICE COMPRISING IT, AND METHOD OF MANUFACTURING TRANSISTOR例文帳に追加

共通ゲートを備える相補型金属酸化物半導体薄膜トランジスタ、それを備える論理素子及びそのトランジスタの製造方法 - 特許庁

To use the complementary logic for control makes it possible for a logic function to generally control current flow of respective current sources while maintaining almost fixed bias voltage on the current source FET.例文帳に追加

制御のために相補型ロジックを使用することは、ほぼ一定のバイアス電圧を電流源FET上に維持する間、一般にロジック機能が個々の電流源の電流の流れを制御するのを可能とする。 - 特許庁

In order to generate the complementary carry signal, a logic function G_I,I+1'=G_I' AND G_I+1' OR P_I' is executed.例文帳に追加

相補的な桁上げ信号を生成するために、論理機能Ｇ_Ｉ，Ｉ＋１’＝Ｇ_Ｉ’ ＡＮＤ Ｇ_Ｉ＋１’ ＯＲ Ｐ_Ｉ’が実行されるようになる。 - 特許庁

COMPLEMENTARY NONVOLATILE MEMORY DEVICE, OPERATION METHOD THEREFOR, MANUFACTURING METHOD THEREFOR, AND LOGIC DEVICE INCLUDING THE SAME, AND SEMICONDUCTOR DEVICE AND READ OPERATING CIRCUIT THEREOF例文帳に追加

相補型不揮発性メモリ素子、その動作方法、その製造方法、及びそれを含む論理素子、並びに半導体装置とその読み込み動作回路 - 特許庁

An input inverter section 10 inverts a plurality of input signals a, b, c, to produce complementary signals inverse of a, inverse of b, inverse of c and gives the input signals and the complementary signals to a logic circuit network 20.例文帳に追加

入力インバータ部１０において、複数の入力信号ａ，ｂ，ｃを反転して相補的な信号／ａ，／ｂ，／ｃを生成し、これらの入力信号と相補的な信号を論理回路網２０に与える。 - 特許庁

When a rising edge of either of the complementary input signals A, B is earlier in terms of timing than a falling edge of the other, the logic of the complementary output signals is inverted when the one rises and no through-current flows through between the power terminal and the ground terminal, resulting that the logic of the complementary output signals can quickly be confirmed while reducing the power consumption.例文帳に追加

相補入力信号Ａ，Ｂの一方の立ち上がりエッジが他方の立ち下がりエッジよりもタイミング的に早い場合には、一方が立ち上がった時点で相補出力信号の論理を反転させ、かつ、電源端子と接地端子との間に貫通電流が流れないようにしたため、消費電力を低減しつつ、相補出力信号の論理を迅速に確定させることができる。 - 特許庁

A memory cell has a pair of cell transistors connected between a first voltage line and a second voltage line in series through a connection node to store a complementary logic.例文帳に追加

メモリセルは、第１電圧線と第２電圧線の間に接続ノードを介して直列に接続され、相補の論理を記憶する一対のセルトランジスタを有する。 - 特許庁

The circuit 120 (150) is provided with a current mode logic (CML) driver 124 (154) that includes a common mode voltage (VCM), an output node and a complementary output node.例文帳に追加

本回路は、コモンモード電圧（ＶＣＭ）を含む電流モード論理ドライバ（ＣＭＬ）（１２４，１５４）と、出力ノードと、相補的な出力ノードとを含む。 - 特許庁

When voltage of logic 1 or 0 is coupled to a first plate for storing, a second plate is held at lower or higher voltage respectively (suitably, voltage being a complementary logic value of a stored value).例文帳に追加

論理１又は０電圧が格納のためにメモリセルの第一プレートへ結合されると、第二プレートが夫々より低いか又はより高い電圧に保持される (好適には、格納される値の相補的論理値である電圧)。 - 特許庁

Since FETs 18, 19 are switched on, a complementary logic circuit 20 performs logic inversion by inputting an inversion signal of a non-inversion differential input voltage Vinp, and outputs the result to a buffer circuit 6 through an intermediate output node Nc.例文帳に追加

ＦＥＴ１８、１９がオンとなるので、相補型論理回路２０は、非反転差動入力電圧Ｖinpの反転信号を入力して論理反転し、中間出力ノードＮｃを通してバッファ回路６に出力する。 - 特許庁

To provide a BiCDMOS structure implementing all of a DMOS (doubly diffused metal oxide silicon) power circuit, a CMOS (complementary metal oxide silicon) digital logic circuit and a complementary bipolar analog circuit on a single integrated circuit chip and a method of manufacturing the same.例文帳に追加

ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供する。 - 特許庁

In the logic circuit domain, a third gate electrode film 40 and a first gate electrode film 37 are laminated to form a complementary MOS logic circuit including the surface channel domain in both n-type transistor and p-type transistor.例文帳に追加

論理回路領域において、第３のゲート電極膜４０と第１のゲート電極膜３７を積層し、Ｎ型トランジスタ及びＰ型トランジスタ共に表面チャネル領域を持つような相補型ＭＯＳ論理回路を構成する。 - 特許庁

Before this, when, for example, the voltage of the complementary signal Sin2 having a logic of an H level drops, a transistor P7 is turned on and a transistor N7 is turned off in a logic monitoring part 12, and a detection signal SVdet is changed from an L level to an H level.例文帳に追加

これに先立って、例えばＨレベルの論理を持つ相補信号Ｓｉｎ２ の電圧が低下すると、論理監視部１２においてトランジスタＰ７がオン、Ｎ７がオフに転じ、検出信号ＳＶｄｅｔがＬレベルからＨレベルになる。 - 特許庁

A sense amplifier is connected to the true bitline and the complementary bitline, and the sense amplifier amplifies a small voltage difference between the true bitline and the complementary bitline as a full level signal of a prescribed high and low logic voltage level.例文帳に追加

センス増幅器が真ビットラインおよび相補ビットラインに結合され、このセンス増幅器は、真ビットラインと相補ビットラインの間の小さな電圧差を、所定のハイおよびロー論理電圧レベルのフル・レベル信号に増幅するように構成されている。 - 特許庁

To provide a complementary nonvolatile memory device, its operating method, its manufacturing method, and a logic device including the memory device, and to provide a semiconductor device and its read operating circuit.例文帳に追加

相補型不揮発性メモリ素子、その動作方法、その製造方法、及びそれを含む論理素子、並びに半導体装置とその読み込み動作回路を提供する。 - 特許庁

The logic 'o' of the first input/ output 13 is applied to the gate of the transistors 26, 28, turning off the transistor 26, and connecting the complementary bit line 30 to the gate of the transistor 32.例文帳に追加

カップリング回路が、ビット線か又は相補的ビット線の何れかを、格納装置内に格納されているデータビットの論理レベルに依存してバイアス回路へ結合させる。 - 特許庁

At least parts of the first and second thin film transistors 3 and 4 are connected to each other to constitute a complementary logic circuit.例文帳に追加

第１の薄膜トランジスタ３および第２の薄膜トランジスタ４のうちの少なくとも一部のもの同士は、互いに接続されて相補型論理回路を構成している。 - 特許庁

The method and device for controlling current flow in a current source has a drive circuit including a current source FET 18, a control FET 20 and a complementary logic 310.例文帳に追加

電流源における電流の流れを制御する方法および装置は、電流源FET（１８）、制御FET（２０）および相補型ロジック（３１０）を有する駆動回路を含む。 - 特許庁

A feedback circuit portion (200) is operable to modify the control signal's logic state within a clock phase associated with one of the two complementary clocks (214, 216) provided to the interface circuitry (100).例文帳に追加

フィードバック回路部(200)は、インターフェース回路(100)に供給される２つの相補型クロック(214,216)の一方に関連するクロック位相内において制御信号の論理状態を変更するよう動作する。 - 特許庁

To provide a semiconductor device provided with a complementary logic gate and a manufacturing method for which power consumption is small, the threshold voltage is easily controlled and the number of manufacturing processes is small.例文帳に追加

低消費電力でしきい値電圧の制御が容易であり、製造工程数の少ない相補型論理ゲートを有する半導体装置およびその製造方法を提供する。 - 特許庁

In addition to an ordinary gate electrode, an n-channel transistor or a p-channel transistor provided with a second gate electrode for controlling threshold voltage is used in a complementary logic circuit.例文帳に追加

通常のゲート電極の他に、閾値電圧を制御するための第２のゲート電極が備えられたｎチャネル型トランジスタ、或いはｐチャネル型トランジスタを、相補型の論理回路に用いる。 - 特許庁

A program generating part 193 operates the extraction and assembly of a logical logic from a model program group 194, and prepares a complementary program 197 exclusive for the IDL file 8 (a step A-3).例文帳に追加

プログラム生成部１９３は雛形プログラム群１９４より処理ロジックの抽出と組み立てを行い、ＩＤＬファイル８専用の補完プログラム１９７を作成する（ステップＡ−３）。 - 特許庁

A ferroelectric memory having a first memory cell with a ferroelectric capacitor for storing a single logic level, a second memory cell with a pair of ferroelectric capacitors for storing complementary logic levels, and a twin sense amplifier connected to the first and second memory cells is produced.例文帳に追加

単一の論理レベルを記憶する強誘電体キャパシタを有する第１メモリセルと、相補の論理レベルを記憶する強誘電体キャパシタ対を有する第２メモリセルと、第１および第２メモリセルに接続されたツインセンスアンプとを有する強誘電体メモリが製造される。 - 特許庁

This device is provided with a mean by which when a read-out signal for addressable bit is made active, selectively, either of two complementary logic state signal lines BIT, nBIT is driven to reference voltage.例文帳に追加

アドレス指定可能ビット用の読み取り信号がアクティブになると、選択的に、２つの相補形論理状態信号線ＢＩＴ、ｎＢＩＴのうちの一方を電圧基準に駆動する手段を備える。 - 特許庁

Leading an output of the logic circuit operated at a low voltage and its inverted logic output to each latch via a common gate circuit can drive two FETs configuring each latch by complementary inputs so as to enhance the gain characteristic of each latch.例文帳に追加

このように、低電圧動作の論理回路の出力及びその論理的反転出力をゲート接地回路を介して各交差ラッチに導くことにより、各交差ラッチを構成する２つのＦＥＴを相補入力によって駆動することが可能となり、交差ラッチの利得特性を高めることが可能となる。 - 特許庁

The bitline and the sense amplifier are selectively connected to a logic input circuit by the bitline pair, moreover, the bit line pair is constituted so that it connects the true bitline and the complementary bitline before wordline activation related to a cell selected for writing operation.例文帳に追加

ビットスイッチ対は、ビットラインおよび前記センス増幅器を論理入力回路に選択的に結合し、さらに、書き込み動作のために選択されたセルと関連したワードラインの活動化前に、論理入力回路を真ビットラインおよび相補ビットラインに結合するように構成されている。 - 特許庁

As an embodiment of a CMOS or CMIS (Complementary Metal Insulator Semiconductor) type LSI, an effective gate length is made to be long by curving gate electrode shapes of both sides of a P-channel FET and an N-channel FET, constituting some logic gates, in a planar manner by using proximity effect.例文帳に追加

本願の一つの発明は、ＣＭＯＳまたはＣＭＩＳ型ＬＳＩにおいて、一部の論理ゲートを構成するＰチャネルＦＥＴおよびＮチャネルＦＥＴの両側のゲート電極形状を近接効果を利用して平面的に湾曲させることによって、実効的なゲート長を長くするものである。 - 特許庁

The level conversion circuit is provided with a P-channel latch consisting of common gate P-channel MOSFETs 100, 101 and N-channel MOSFETs 102, 103 that receive complementary signals 10A, 10B from a logic circuit and of P-channel MOSFETs 104, 105 and with an N-channel latch consisting of N-channel MOSFETs 106, 107.例文帳に追加

レベル変換回路は、論理回路からの相補信号１０Ａ，１０Ｂを入力するそれぞれゲート接地形のｐチャネルＭＯＳＦＥＴ１００，１０１及びｎチャネルＭＯＳＦＥＴ１０２，１０３と、ｐチャネルＭＯＳＦＥＴ１０４，１０５からなるｐチャネル交差ラッチと、ｎチャネルＭＯＳＦＥＴ１０６，１０７からなるｎチャネル交差ラッチとからなる。 - 特許庁

This circuit can be achieved by constituting each circuit (buffer, predecorder, maindecorder) of a decoding circuit of a semiconductor logic circuit in which the number of stages of cascade of transistors pulling down output nodes are less and true and complementary output signals having almost equal delay times are obtained, and shortening output pulse width of each circuit of the decoding circuit.例文帳に追加

上記目的は、デコーダ回路の各回路（バッファ、プリデコーダ、メインデコーダ）を、入力数が多い場合でも出力ノードをプルダウンするトランジスタの縦積み段数が少なく、且つ、ほぼ同じ遅延時間の真及び相補出力信号が得られる半導体論理回路で構成し、該デコーダ回路の各回路の出力パルス幅を短縮することにより達成される。 - 特許庁