「depletion-type」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

PARTIAL DEPLETION SOI TYPE SEMICONDUCTOR DEVICE AND FABRICATION THEREOF例文帳に追加

部分空乏型のＳＯＩ型半導体装置及びその製造方法 - 特許庁

A depletion transistor of an ED type reference voltage is constituted of a plurality of depletion transistors connected in series, and a gate terminal of a cascode depletion transistor is connected to the connection point of the depletion transistors of the ED type reference voltage.例文帳に追加

ＥＤ型基準電圧のデプレッショントランジスタを直列に接続した複数のデプレッショントランジスタで構成し、カスコード用デプレッショントランジスタのゲート端子をＥＤ型基準電圧のデプレッショントランジスタの接続点に接続する構成とした。 - 特許庁

A depletion layer formed between the N--type layer 5 and the body region 9 extends to the N--type layer 5.例文帳に追加

Ｎ^-層５とＰボディ領域９との間に形成される空乏層はＮ^-層５側に延びる。 - 特許庁

The electrooptical device is characterized in that a peripheral circuit is composed of a P type transistor as a partial depletion type channel layer and a transistor connected to a pixel electrode is a P type transistor as a complete depletion type channel layer.例文帳に追加

周辺回路は、部分空乏型のチャネル層であるＰ型トランジスタによって構成され、画素電極に接続するトランジスタは、完全空乏型のチャネル層であるＰ型トランジスタである電気光学装置とする。 - 特許庁

The memory includes a partial depletion type nMOS (6) having an SOI structure formed on an UTB (3).例文帳に追加

メモリは、ＵＴＢ（３）上に形成されたＳＯＩ構造を有する部分空乏型のｎＭＯＳ（６）を含む。 - 特許庁

SATURATION SIMULATION METHOD FOR COLLECTOR DEPLETION LAYER CAPACITY OF HETEROJUNCTION TYPE BIPOLAR TRANSISTOR例文帳に追加

ヘテロ接合型バイポ—ラトランジスタのコレクタ空乏層容量の飽和のシミュレーション法 - 特許庁

To provide a full depletion SOI type semiconductor device, where a threshold voltage is controlled dynamically (changed).例文帳に追加

閾値電圧Ｖ_thを動的に制御（変更）し得る完全空乏ＳＯＩ型半導体装置を提供する。 - 特許庁

SILICON SUBSTRATE AND ITS MANUFACTURING METHOD, AND PARTIAL DEPLETION TYPE FIELD EFFECT TRANSISTOR例文帳に追加

シリコン基板およびその製造方法並びに部分空乏型の電界効果トランジスタ - 特許庁

The depletion layer extended from the junction part 23 is also spread in a p- type silicon single crystalline region 17.例文帳に追加

また、ｐ^-型シリコン単結晶領域１７中には、接合部２３から延びてきた空乏層が広がる。 - 特許庁

The vertical MISFETs (SV_1, SV_2) are perfect depletion-type MISFETs.例文帳に追加

縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）は、完全空乏型ＭＩＳＦＥＴで構成されている。 - 特許庁

A perfect depletion type MISFET and a partial depletion type MISFET having a body electrode are formed on an SOI substrate, a network circuit 1 for providing logical arithmetic is composed of the perfect depletion type MISFET and a buffer circuit 2, to which the output of the network is connected, is composed of the partial depletion type MISFET, to which respective gate electrode and body electrode are connected.例文帳に追加

ＳＯＩ基板上に、完全空乏型ＭＩＳＦＥＴと、ボディ電極を有する部分空乏型ＭＩＳＦＥＴとを形成し、論理演算を実現するネットワーク回路１は、完全空乏型ＭＩＳＦＥＴによって構成し、ネットワーク出力が接続されるバッファ回路２は、それぞれのゲート電極とボディ電極とが接続された部分空乏型ＭＩＳＦＥＴによって構成する。 - 特許庁

The flash EEPROM turns to a depletion type in a neutral state.例文帳に追加

また、フラッシュＥＥＰＲＯＭの中性状態でもディプレッション型になるようにする。 - 特許庁

To enhance breakdown voltage by a constitution having a depletion type channel region.例文帳に追加

デプレッション型のチャンネル領域を有する構成で耐圧を向上させる。 - 特許庁

More specifically, the depletion layer 15 and the N+ type silicon substrate 2 do not touch each other but are separated from each other.例文帳に追加

すなわち、空乏層１５とＮ^+型シリコン基板２とは接触せず、分離しているようにした。 - 特許庁

The FET Q6 is injected with positive charges, to make it a depletion type with the gate connected to the source.例文帳に追加

Ｑ６にはプラスチャージを注入してデプレッション型とし、そのゲートとソースを接続する。 - 特許庁

To perform a perfect depletion type operation and to suppress the decline of a threshold voltage.例文帳に追加

完全空乏型の動作を実現し、且つ、閾値電圧の低下を抑制すること。 - 特許庁

The regulator module 801 includes a differential amplification circuit by a depletion-type transistor.例文帳に追加

レギュレータモジュール８０１はデプリーション型トランジスタによる差動増幅回路を内包する。 - 特許庁

To be able to set proper threshold voltages respectively to both nMOS-type and pMOS-type elements, and in addition, to improve the problem of "a gate depletion", with respect to a complete-depletion type SOI semiconductor device.例文帳に追加

完全空乏型ＳＯＩ半導体装置に関し、ｎＭＯＳ型素子及びｐＭＯＳ型素子の何れにも適切な閾値電圧を設定できるように、しかも、「ゲート空乏化」の問題を改善しようとする。 - 特許庁

To provide a semiconductor device including a depletion type MOS transistor and an enhancement type MOS transistor, which provides a reference voltage circuit having an enhanced temperature characteristic or analog characteristic without increasing an area of the semiconductor device through addition of a circuit.例文帳に追加

Depletion型MOS TrとEnhance型MOS Trによって形成される半導体装置において、回路的な付加によって半導体装置の面積を増大させることなく、温度特性やアナログ特性を向上させた基準電圧回路を提供する。 - 特許庁

When a reverse bias voltage is applied, a depletion layer 22 is formed on the n-type clad layer below the n-type contact layer, the depletion layer is expanded as the increase in the reverse bias voltage, and a leakage current is suppressed.例文帳に追加

逆バイアス印加時、ｎ型コンタクト層の下方でｎ型クラッド層に空乏層２２が形成され、逆バイアスの増大と共に空乏層が拡大され、漏洩電流が抑制される。 - 特許庁

The FET 1 and the depletion-type FET 2 have a relation Wg2<Wg1 where Wg1 is the gate width of the FET 1 and Wg2 is that of the depletion-type FET 2.例文帳に追加

ＦＥＴ１のゲート幅をＷｇ１、デプリーション型のＦＥＴ２のゲート幅をＷｇ２と表記すると、Ｗｇ２＜Ｗｇ１の関係がある。 - 特許庁

To provide an optical semiconductor device capable of expanding a depletion layer to both sides of a p^- type semiconductor layer and an n^- type semiconductor layer.例文帳に追加

ｐ^−型半導体層とｎ^−半導体層側の両方に空乏層を拡大することができる光半導体装置を提供する。 - 特許庁

The thickness of a P-type silicon layer 21a is made as thick as a depletion layer on the side of the P-type silicon layer 21.例文帳に追加

また、Ｐ型シリコン層２１aの厚さをＰ型シリコン層２１側の空乏層の厚さと同等にする。 - 特許庁

The second differential circuit has a plurality of enhancement type transistors (MP1, MP2) which are complementary to the depletion type transistors (MN1, MN2).例文帳に追加

第２差動回路は、デプレッション型トランジスタ（ＭＮ１、ＭＮ２）と相補の複数のエンハンスメント型トランジスタ（ＭＰ１、ＭＰ２）を備える。 - 特許庁

A depletion layer extends also from the interface between the n-type drift layer 7 and the p-type line-shaped resurf 15.例文帳に追加

これにより、オフ状態で、ｎ型ドリフト層７とｐ型ライン状リサーフ部１５との界面からも空乏層が拡がる。 - 特許庁

A photodiode 15 includes an N-type charge accumulation layer 53 formed on a P-type well 52, a P type depletion preventive layer 54 disposed on the charge accumulation layer 53, and an N-type top layer 55 disposed on the depletion preventive layer 54.例文帳に追加

フォトダイオード１５は、Ｐ型ウエル５２に形成されたＮ型の電荷蓄積層５３と、電荷蓄積層５３上に配置されたＰ型の空乏化防止層５４と、空乏化防止層５４上に配置されたＮ型の表面層５５とを有する。 - 特許庁

A fuse element 31 for laser trimming, a breeder resistor 410, a complete depletion-type high-speed MOS transistor 201 and a partial depletion- type high breakdown strength-type MOS transistor 210 are formed of a single- crystal silicon device formation layer 103 on an SOI substrate.例文帳に追加

レーザトリミング用ヒューズ素子３１とブリーダー抵抗４１０と完全空乏型の高速ＭＯＳトランジスタ２０１、及び部分空乏型の高耐圧型ＭＯＳトランジスタ２１０は、ＳＯＩ基板上の単結晶シリコンデバイス形成層１０３で形成されている。 - 特許庁

A capacity element 15 is formed with an independent n-type area 16 in the silicon substrate 11, pn junction is formed of the n-type area 16 and the p-type silicon substrate 11, and a depletion layer capacity C12 of an independent depletion layer 17 formed at the joint of the pn junction is used.例文帳に追加

その容量素子１５は、シリコン基板１１内に独立のｎ型領域１６を設け、このｎ型領域１６とｐ型のシリコン基板１１とでｐｎ接合を形成し、そのｐｎ接合の接合部に形成される独立の空乏層１７の空乏層容量Ｃ１２を利用するようにした。 - 特許庁

The logic circuit includes complete depletion type nMOS (7) and pMOS (8) having the SOI structure formed on the UTB.例文帳に追加

論理回路は、ＵＴＢ上に形成されたＳＯＩ構造を有する完全空乏型のｎＭＯＳ（７）とｐＭＯＳ（８）を含む。 - 特許庁

For a comparatively large transmission signal, the depletion type FETs (M1, M2) operate in a saturation region and restrict the transmission signal to pass.例文帳に追加

一方、比較的大きな送信信号に対しては、デプレッション型ＦＥＴ（Ｍ１，Ｍ２）が飽和領域で動作して送信信号の通過を制限する。 - 特許庁

The regulator circuit 104 further includes substrate potential control means for controlling the substrate potential of the depletion type NMOS transistor.例文帳に追加

レギュレータ回路１０４は、デプレッション型のＮＭＯＳトランジスタの基板電位を制御するための基板電位制御手段をさらに備える。 - 特許庁

Further, a semiconductor element of a complete depletion type is used to obtain the semiconductor device which operates at a high speed with the electromotive force of a solar battery.例文帳に追加

さらに、半導体素子を完全空乏型とすることにより、太陽電池の起電力でも高速動作する半導体装置を得ることができる。 - 特許庁

The driving circuit 1 is equipped with an oscillator 11 which outputs a control signal turning on/off a depletion type GaN-based HEMT 10 to the gate of the HEMT 10.例文帳に追加

駆動回路１は、デプレッション型のGaN 系HEMT１０のゲートに、HEMT１０をオン／オフさせる制御信号を出力する発振器１１を備える。 - 特許庁

An N-channel type transistor forming the inverter in a high voltage clock generation circuit is constituted of a depletion transistor.例文帳に追加

高電圧クロック発生回路内のインバータを形成するＮチャネル型トランジスタをデプレッショントランジスタで構成した。 - 特許庁

By combining a depletion type NMOS transistor and a resistor, current flow limitation is applied when a through-current flows.例文帳に追加

ディプリーション型NMOSトランジスタと抵抗を組み合わせて、貫通電流が流れたときに電流制限がかかるような構成とした。 - 特許庁

The P-type semiconductor region 12 is so formed that the carrier concentration is reduced and thereby the entire region becomes a depletion layer 30.例文帳に追加

Ｐ型半導体領域１２は、キャリア濃度が低減され全体が空乏層３０となるように形成されている。 - 特許庁

The output transistor 20 comprises a depletion type NMOS transistor having a threshold voltage of a negative value.例文帳に追加

出力トランジスタ２０は、しきい値電圧が負電圧のデプレッション型のＮＭＯＳトランジスタで構成されている。 - 特許庁

Also, the upper end face α of the depletion layer enters the inside of the second non p-type layer 105 under the gate electrode G.例文帳に追加

また、ゲート電極Ｇの下においては空乏層の上端面αは、第２非ｐ型層１０５の内部にまで入り込んでいる。 - 特許庁

A depletion layer formed between the N+-type layer 4 and the body region 9 extends to the body region 9.例文帳に追加

また、Ｎ^+型層４とＰボディ領域９との間に形成される空乏層は、Ｐボディ領域９側に延びている。 - 特許庁

When voltage applied to the P type well 123 is changed to -5 V, a depletion layer 124 is formed in the channel.例文帳に追加

Ｐ型ウェル１２３に対して印加される電圧が−５Ｖに変化すると，チャネルに空乏層１２４が形成される。 - 特許庁

The first differential circuit has a plurality of depletion type transistors (MN1, MN2), and has a first output node (NA) and a second output node (NB).例文帳に追加

第１差動回路は、複数のデプレッション型トランジスタ（ＭＮ１、ＭＮ２）を備え、第１出力ノード（ＮＡ）と第２出力ノード（ＮＢ）とを備える。 - 特許庁

As the depletion-mode FET for boosting the reference voltage is provided, the emitter-follower type bias circuit can operate at the low reference voltage.例文帳に追加

このように基準電圧を昇圧するデプレションモードＦＥＴを設けたことで、低い基準電圧で動作できる。 - 特許庁

To suppress variations in a threshold caused by a thickness of a silicon layer film of a complete depletion type SOI MOSFET.例文帳に追加

完全空乏型ＳＯＩ ＭＯＳＦＥＴのシリコン層膜厚に起因するしきい値ばらつきを抑制する。 - 特許庁

The reception input protecting circuit 10 includes two depletion type FETs (M1, M2) which are connected in series to each other.例文帳に追加

受信入力保護回路１０は、互いに直列的に接続された２つのデプレッション型ＦＥＴ（Ｍ１，Ｍ２）を備えている。 - 特許庁

The local decoder circuit comprises plural depletion-type NMOS transistors connected across the respective local and global word lines.例文帳に追加

ロ−カルデコ−ダ回路は対応するロ−カル及びグロ−バルワ−ドラインの間に各々連結された複数の空乏型ＮＭＯＳトランジスタを含む。 - 特許庁