「depletion-type」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

METHOD, DEVICE AND PROGRAM FOR SIMULATING CIRCUIT CONTAINING PARTIAL DEPLETION TYPE MOS TRANSISTOR TO BE OPERATED FOR FLOATING IN BODY AREA THEREOF例文帳に追加

ボディ領域がフローティング動作する部分空乏型ＭＯＳトランジスタを含む回路のシミュレーション方法及び装置並びにプログラム - 特許庁

If the width of the high impurity concentration is not wider than 30 nm, a perfect depletion type operation can be performed and, further, the decline of a threshold voltage can be suppressed.例文帳に追加

高濃度領域６の幅が３０ｎｍ以下であれば、完全空乏型の動作が実現し、且つ、閾値電圧の低下が抑制される。 - 特許庁

Therefore, incident light is made to impinge direct on a depletion layer without passing through the high-concentration P-type semiconductor region 13.例文帳に追加

このため、照射された光は、高濃度ｐ型の半導体領域１３を経ずに、直接、空乏層に入射する。 - 特許庁

The transistors 31-34 are depletion type so that they turn on at the dry time of power source.例文帳に追加

ＰｃｈＭＯＳトランジスタ３１〜３４は、デプレッション形であることで、電源未投入時にオン状態となる。 - 特許庁

The partial depletion type nMOS has a back gate region (14) to which a voltage is applicable independent of a gate terminal under the UTB.例文帳に追加

部分空乏型のｎＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４）を有する。 - 特許庁

To provide a semiconductor device which has a partial depletion type SOI MOSFET with an improved current driving capacity.例文帳に追加

電流駆動能力をいっそう向上させた部分空乏型ＳＯＩ ＭＯＳＦＥＴを有する半導体装置を提供する。 - 特許庁

A gate is doped with N-type impurities, such that when a gate voltage is 0, a depletion region is formed in the drift region.例文帳に追加

ゲートは、ゲート電圧がゼロのときにドリフト領域に空乏領域が形成されるようにＮ型ドープされる。 - 特許庁

Consequently, a depletion layer 20 spreading in the N-type region 4 is opposed to the resistance element 7 with the element isolation film 6 interposed.例文帳に追加

これにより、Ｎ型領域４内に広がる空乏層２０を、素子分離膜６を介して抵抗素子７と対向させる。 - 特許庁

The thickness of an element forming region 3 below a channel region can sufficiently be secured and a partial depletion-type element is obtained.例文帳に追加

チャネル領域の下の素子形成領域３の厚みを十分確保でき、部分空乏型の素子とされている。 - 特許庁

METHOD FOR SPICE PARAMETER EXTRACTION, SPICE CALCULATION AND DEVICE ANALYSIS OF PARTIAL DEPLETION TYPE SOI MOSFET例文帳に追加

部分空乏型のＳＯＩＭＯＳＦＥＴのＳＰＩＣＥパラメータ抽出、ＳＰＩＣＥ計算及びデバイス解析の方法 - 特許庁

Furthermore, the P+ type silicon region 15a is arranged to form a substantially integrated depletion layer upon application of a reverse voltage.例文帳に追加

また、Ｐ^＋形シリコン領域１５は、逆電圧印加時に実質的に一体化した空乏層を形成するよう配置されている。 - 特許庁

To suppress threshold roll-off in a complete depletion-type SOI transistor without dependence on reduction in the thickness of an SOI film.例文帳に追加

完全空乏型ＳＯＩトランジスタにおいて、ＳＯＩ膜の薄膜化に依存せず閾値Ｒｏｌｌ−ｏｆｆを抑制すること。 - 特許庁

An nMOS transistor 130 is of a depletion type and has a gate electrode 135 of a mid gap gate.例文帳に追加

一方、ｎＭＯＳトランジスタ１３０は、デプレッション型であり、且つ、ゲート電極１３５がミッドギャップゲートである。 - 特許庁

In the charge/discharge control circuit, a constant current circuit serving as an intermediate terminal disconnection detection circuit is provided to a terminal to which secondary batteries are connected, and includes a depletion type metal oxide semiconductor (MOS) transistor and a resistor connected between a gate terminal and a source terminal of the depletion type MOS transistor.例文帳に追加

充放電制御回路の２次電池が接続される端子に設けられた中間端子はずれ検出回路の定電流回路を、デプレッション型ＭＯＳトランジスタと、デプレッション型ＭＯＳトランジスタのゲート端子とソース端子間に接続した抵抗とで構成する。 - 特許庁

In the example shown on Fig. 1, the depletion layer 15 intrudes into the auto-doping layer 13b but does not reach an N+ type silicon substrate 2 under avalanche breakdown voltage and a part of an epitaxial layer 13 exists between the depletion layer 15 and the N+ type silicon substrate 2.例文帳に追加

また、図１に示す例の場合、空乏層１５は、オートドーピング層１３ｂ内に侵入しているが、アバランシェ降伏電圧下において空乏層１５はＮ^+型シリコン基板２には到達せず、空乏層１５とＮ^+型シリコン基板２との間にエピタキシャル層１３の一部が介在する。 - 特許庁

To control the on/off of a depletion type transistor arranged as the shutdown transistor of an output transistor between the gate of an output transistor with a source follower configuration and an output terminal to which a load is connected by using the depletion type transistor having a comparatively low withstand voltage (that is, a small element area).例文帳に追加

ソースフォロア構成の出力トランジスタのゲートと負荷が接続される出力端子との間に、出力トランジスタのシャットダウンとして設けられたデプレーション型トランジスタに、比較的低耐圧（すなわち、小素子面積）のものを用いて、そのオン、オフを制御できるようにする。 - 特許庁

A second conductivity type surface storage layer 25, which restrains a dark current element is formed in a surface of a first conductivity type depletion layer formation region 24 which forms a photoelectric conversion part 23, and the surface storage layer 25 is formed wider than the depletion laver formation region 26.例文帳に追加

光電変換部２３を形成する第１導電型の空乏層形成領域２４の表面に暗電流成分を抑制する第２導電型の表面蓄積層２５を有し、表面蓄積層２５が空乏層形成領域２６より広く形成されて成る - 特許庁

A photodetector includes a silicon oxide layer whose thickness od 3 to 10 nm formed on a first conductive silicon substrate, a first conductivity-type depletion blocking region formed just under the silicon oxide film, and a second conductivity-type charge accumulation region formed under the depletion blocking region.例文帳に追加

本発明の受光素子は、第１導電型のシリコン基板上に形成された厚さ３〜１０ｎｍのシリコン酸化膜と、この直下に形成された第１導電型の空乏化阻止領域と、空乏化阻止領域の下方に形成された第２導電型の電荷蓄積領域とを有する。 - 特許庁

To provide a method of manufacturing a full depletion type SOI transistor, which can suppress SOI layer film thickness dependency of a threshold while preventing a parasitic channel when the threshold is controlled with concentration of impurities to be doped into a channel forming portion, in the full depletion type SOI transistor, especially, an NMOS transistor.例文帳に追加

完全空乏型ＳＯＩトランジスタ、特にＮＭＯＳトランジスタにおいて、閾値をチャネル形成部へ導入する不純物濃度で制御しようとした場合に、寄生チャネルを防止しつつ、かつ、閾値のＳＯＩ膜厚依存性が抑制できる完全空乏型ＳＯＩトランジスタの製造方法を提供する。 - 特許庁

A source follower circuit included in a solid-state imaging element in the contact type linear sensor has a depletion MOS transistor connected to a power supply potential and an enhancement MOS transistor connected to a ground potential, wherein a signal voltage passed through an amplifier circuit is applied to the gate electrode of the depletion MOS transistor and a selection signal is applied as a gate voltage of the depletion MOS transistor.例文帳に追加

密着型リニアセンサ内の固体撮像素子が有するソースフォロア回路について、電源電位に接続されたディプレッションＭＯＳトランジスタと、グランド電位に接続されたエンハンスメントＭＯＳトランジスタとを有し、ディプレッションＭＯＳトランジスタのゲート電極に増幅回路を経た信号電圧を印加し、ディプレッションＭＯＳトランジスタのゲート電圧に選択信号を印加する。 - 特許庁

Since a gate electrode is composed of a P-type semiconductor layer and an N-type semiconductor layer, a depletion layer 13 occurs at the junction surface between the P-type semiconductor layer and the N-type semiconductor layer.例文帳に追加

ゲート電極はＰ型半導体層及びＮ型半導体層からなるので、Ｐ型半導体層とＮ型半導体層との接合面に、空乏層１３が生じる。 - 特許庁

An n-type converted region the conduction type of which is converted to an n-type is formed in a region in the vicinity of the groove of the p type depletion region enlargement layer, thus forming a carrier path.例文帳に追加

前記ｐ型空乏領域拡大層の溝近傍領域には、導電型をｎ型に転換したｎ型転換領域が形成され、キャリアの経路を構成している。 - 特許庁

The complete-depletion type SOI semiconductor device includes an nMOS-type element having a p-type polycrystalline SiGe gate electrode 15, a body region (channel region) 13B made of an n-type semiconductor, a source region 13S, and a drain region 13D.例文帳に追加

ｐ型多結晶ＳｉＧｅゲート電極１５並びにｎ型半導体からなるボディ領域（チャネル領域）１３Ｂ、ソース領域１３Ｓ、ドレイン領域１３Ｄを備えたｎＭＯＳ型素子が含まれる。 - 特許庁

The p^+-type body layer 6 is equipped, thereby preventing punch through due to a depletion layer spreading from between the p-type base region 3 (p^+-type body layer 6) and an n^--type drift layer 2, and withstand voltage can be improved.例文帳に追加

ｐ^+型ボデー層６を備えることによって、ｐ型ベース領域３（ｐ^+型ボデー層６）とｎ^-型ドリフト層２の間より広がる空乏層により、パンチスルーしないようにでき、耐圧を向上できる。 - 特許庁

Forming an n-type impurity layer 6 along a side of a p^+type impurity layer 3 makes an expanse of depletion layer extending from a side part of the p^+type impurity layer 3 to a n^-type drift layer 2 small.例文帳に追加

ｐ^+型不純物層３の側面部に沿ってｎ型不純物層６を形成することで、ｐ^+型不純物層３の側面部からｎ^-型ドリフト層２に伸びる空乏層の広がりを小さくする。 - 特許庁

In the peripheral area B formed at a semiconductor device, a depletion layer is expanded when the semiconductor device is off, and an n^+-type channel stopper area 62 is provided for preventing the depletion layer from reaching the side face of the peripheral area B.例文帳に追加

半導体装置に形成されている周辺領域Ｂは、半導体装置のオフ時に空乏層を広げるとともに、その空乏層が周辺領域Ｂの側面にまで達するのを防止するｎ^＋型のチャネルストッパ領域６２を備えている。 - 特許庁

In such a semiconductor device, a depletion layer 106 is formed in the low-density P-type silicon substrate 101 below the inductor 105 along the thickness direction from the upper surface of the silicon substrate 101, so that the eddy current induced by a current flowing to the inductor 105 is blocked by the depletion layer 106.例文帳に追加

このような半導体装置では、インダクタ105下方の低濃度P型シリコン基板内101にシリコン基板101の表面から厚み方向に空乏層106が形成されているため、インダクタ105を流れる電流によって誘起される渦電流は空乏層106によって遮断される。 - 特許庁

A detector is assembled in the semiconductor type pocket dosimeter so that a side opposite to a depletion layer 6 as a sensitive layer in relation to the γ (X) rays is formed into the incident direction, namely, a side opposite to a starting side, in which the depletion layer 6 is spread in the pocket dosimeter 10, is formed into the γ (X) rays 7 incident direction.例文帳に追加

γ（Ｘ）線に対して有感層となる空乏層６と反対側を入射方向とし、即ち検出器をポケット線量計１０中に空乏層６が拡がる起点側と反対側をγ（Ｘ）線７の入射方向となるように半導体式ポケット線量計に組み込む。 - 特許庁

Further, the electric field intensity in the depletion layer is enhanced by putting a restriction on the width of the depletion layer through narrowing the thickness of the p-type epitaxial layer 142, in order to prevent the reduction of the response speed caused by the flattening of potential even when the high-intensity light beam is incident in the write period.例文帳に追加

さらに、書き込み時の大光量が入射しても、ポテンシャルのフラット化により応答速度が低下しないように、Ｐ型エピタキシャル層１４２の層厚を薄くして空乏層幅を制限し、空乏層内の電界強度を強める。 - 特許庁

The upper layer 101 is equipped with a second conductivity-type well region 102 opposite to the first conductivity, and an edge passivation zone equipped with a junction terminal expansion(JTE) depletion region 403, where the depletion region 403 is provided with an extension 406 which is separate from the well region 102 and extends under it.例文帳に追加

上側層１０１は、第１の導電型とは逆の第２の導電型のウェル領域１０２と、接合終端拡張（ＪＴＥ）空乏領域４０３を具えるエッジパシベーションゾーンを具え、空乏領域４０３は、ウェル領域１０２から離れ、かつその下に延在する部分４０６を具える。 - 特許庁

The ON/OFF control voltages to a depletion type transistor arranged between the gate of an output transistor with a source follower configuration and an output terminal to which a load is connected are supplied to both a control terminal (gate) and a substrate terminal (back gate) of the depletion transistor.例文帳に追加

ソースフォロワ構成の出力トランジスタのゲートと負荷が接続される出力端子との間に設けられたデプレーション型トランジスタに対するオン、オフ制御電圧を、当該トランジスタの制御端子（ゲート）と基板端子（バックゲート）との両方に供給する。 - 特許庁

To provide a method of manufacturing a field effect transistor which can solve both problems of the penetration of p-type impurities within a p-type gate and the depletion within the n-type gate at the same time.例文帳に追加

p型ゲート中のp型不純物のシリコン基板への突き抜けと、n型ゲート中の空乏化との両方の問題を同時に解決することのできる電界効果型トランジスタの製造方法を提供することを目的とする。 - 特許庁

The first MOS capacitor 2 is a depletion type MOS capacitor and the second MOS capacitor 105 is an enhancement type MOS capacitor having the same conductivity type as that of the first MOS capacitor 2.例文帳に追加

第１のＭＯＳ容量２はデプリーション型のＭＯＳ容量であり、第２のＭＯＳ容量１０５はエンハンスメント型であって、第１のＭＯＳ容量２と同一導電型のＭＯＳ容量である。 - 特許庁

By the n-type pocket region 6, there is formed a barrier blocking the spread of a depletion layer from the low-concentration p-type drain region 1, without reinforcing the electric field strength applied to the low-concentration p-type drain region 1 side.例文帳に追加

Ｎ型ポケット領域６により、低濃度Ｐ型ドレイン領域１側に印加される電界強度を強めることなく、低濃度Ｐ型ドレイン領域１からの空乏層の拡がりを阻止する障壁が形成される。 - 特許庁

The high frequency switch switches transmission and reception operations of the communication apparatus, and is characterized by including: a depletion type NMOS transistor being a receiver side switch; an enhancement type NMOS transistor being a transmitter side switch; and a negative bias circuit connected to the gate of the depletion type NMOS transistor.例文帳に追加

通信装置の送信動作及び受信動作を切り替える高周波スイッチであって、受信側のスイッチであるデプレッション型ＮＭＯＳトランジスタと、送信側のスイッチであるエンハンスメント型ＮＭＯＳトランジスタと、デプレッション型ＮＭＯＳトランジスタのゲートに接続される負バイアス回路と、を備えることを特徴とする高周波スイッチ。 - 特許庁

A p-type semiconductor layer and n-type semiconductor layer are mutually joined while sandwiching a depletion layer of a thickness which an electron and positive hole can transmit by a direct tunnel phenomenon.例文帳に追加

電子及び正孔が、ダイレクトトンネル現象により透過可能な厚さの空乏層を挟んでｐ型半導体層及びｎ型半導体層が相互に接合されている。 - 特許庁

In such a Schottky diode, each p-type diffusion layer 3 is pinched off by a depletion layer extending from the lower region 3b of each p-type diffusion layer 3 and a field is relaxed in the reverse direction.例文帳に追加

このようなショットキーダイオードにおいては、各ｐ型拡散層３の下部領域３ｂから伸びる空乏層によって各ｐ型拡散層３の間がピンチオフされることで、逆方向における電界緩和が成されるようになっている。 - 特許庁

To avoid unnecessary current supply from a voltage booster circuit and to increase voltage boosting efficiency in a circuit configured with an enhancement-type and depletion-type FETs for controlling a current supplied from the voltage booster circuit.例文帳に追加

昇圧回路から供給される電流を制御するエンハンスメント型及びディプレッション型ＦＥＴで構成される回路で、昇圧回路からの不要な電流供給を無くし、電圧昇圧効率を高める。 - 特許庁

A depletion type PMOS transistor Q1 and an enhancement type PMOS transistor Q2 are connected in series between electric power source lines 1, 2.例文帳に追加

デプレッション型のＰＭＯＳトランジスタＱ１とエンハンスメント型のＰＭＯＳトランジスタＱ２とが、電源ライン１、２間に直列に接続されている。 - 特許庁

A pulldown output transistor at the positive exclusive output stage 24A is a depletion type, and a pulldown output transistor at the positive/negative common output stage 28 is an enhancement type.例文帳に追加

正専用出力段２４Ａのプルダウン出力トランジスタは、ディプレッション型であり、正負共用出力段２８のプルダウン出力トランジスタは、エンハンスメント型である。 - 特許庁

To improve temperature characteristics of a reference voltage without increasing the area of a reference voltage generation circuit device formed by a depletion type MOS transistor and an enhance type MOS transistor.例文帳に追加

デプレッション型ＭＯＳトランジスタとエンハンス型ＭＯＳトランジスタによって形成される基準電圧発生回路装置の面積を大きくすることなく基準電圧の温度特性を向上させる。 - 特許庁

When the threshold voltage is made to be low, such a state that the threshold voltage of 1-element/1-cell type memory cell made into a depletion type is transferred to an undesirable low level can be prevented.例文帳に追加

低い閾値電圧にされたときデプレッション型にされる１素子／１セル型のメモリセルの閾値電圧が不所望に低いレベルに遷移する事態を防止することができる。 - 特許庁

To provide the manufacturing method of a semiconductor device that prevents the depletion of a gate electrode at a time when CMOS transistor is operated and never causes differences in gate electrode dimensions of N-type and P-type transistors.例文帳に追加

ＣＭＯＳトランジスタの動作時にゲート電極の空乏化を防ぎ、かつ、N型及びP型トランジスタでゲート電極寸法に差異が生じない半導体装置の製造方法を提供する。 - 特許庁

Enhancement type PchMOS transistors M3,M4,M5,M7 are connected to a power source terminal VDD in which a power source voltage is input, via a depletion type NchMOS transistor M10.例文帳に追加

エンハンスメント型ＰｃｈＭＯＳトランジスタＭ３，Ｍ４、Ｍ５，Ｍ７は、デプリーション型ＮｃｈＭＯＳトランジスタＭ１０を介して、電源電圧が入力される電源端子ＶＤＤに接続されている。 - 特許庁

To improve drive capacity and reliability of a p-type MOS transistor by preventing depletion in a p-type gate electrode and reducing the sheet resistance.例文帳に追加

ｐ型のゲート電極における空乏化を防止すると共にシート抵抗の低下を図り、ｐ型のＭＯＳトランジスタの駆動能力及び信頼性を向上させる。 - 特許庁