「depletion-type」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

To prevent operational failure by suppressing depletion of a control gate, or the like, when a silicide process and a dual gate process are applied onto a split gate type flash EEPROM.例文帳に追加

スプリットゲート型フラッシュEEPROMに対して、サリサイド・プロセス、デュアルゲート・プロセスを適用した場合に、コントロールゲート等の空乏化を抑え、動作不良を防止する。 - 特許庁

When pulling electric charges out of the photodiode section to conduct shuttering, pulse-like voltage (VBsub+ΔVsub) is applied so that the end of depletion is located in the n+ type epitaxial layer 12.例文帳に追加

シャッタ動作のためにフォトダイオード部に蓄積された電荷を引き抜く際には、ｎ^+型エピタキシャル層１２中に空乏端が位置するように、パルス状に電圧（Ｖ_Bsub＋ΔＶ_sub）を印加する。 - 特許庁

Impurity concentration in a (p)-type impurity region 90 in a lower portion of electrode wiring 71 is set low, such that its surface becomes a depletion layer, which is depleted when operating the charge-detecting apparatus.例文帳に追加

電極配線７１下方部のｐ型不純物領域９０の不純物濃度が低く設定されるため、その表面は、電荷検出装置の動作時に空乏化する空乏化層となる。 - 特許庁

To electronically control the gate threshold voltage of an insulated gate thin film transistor formed in a semiconductor thin film where a carrier is depleted between first and second principal planes of complete depletion-type SOI, and the like.例文帳に追加

完全空乏形のＳＯＩなどの第１、第２の主面間でキャリアが空乏する半導体薄膜に形成された絶縁ゲートトランジスタのゲート閾値電圧を電子制御する。 - 特許庁

The nonvolatile memory comprises a memory cell array constituted of complete depletion type memory TFTs(thin film transistors), drive circuits of memory cells and another peripheral circuit, which are integrally formed on the same substrate.例文帳に追加

不揮発性メモリを完全空乏型のメモリＴＦＴ（薄膜トランジスタ）によって構成されるメモリセルアレイ、メモリセルの駆動回路および他の周辺回路によって構成し、これらを同一基板上に一体形成する。 - 特許庁

To suppress short channel effect in a field effect type transistor by preventing the reduction of driving capacity due to depletion of gate electrode and realizing a shallow junction between source and drain.例文帳に追加

電界効果型トランジスタにおいて、ゲート電極の空乏化による駆動能力の低下を防止しつつソース−ドレインの浅い接合を実現して短チャネル効果を抑制する。 - 特許庁

Since the concentration of p-type impurities in the p^- impurity layer 24 is higher than that in the body region 13, a depletion layer appearing upon application of a gate voltage does not elongate readily toward the p^+ impurity layer 8.例文帳に追加

ｐ^- 不純物層２４のｐ型不純物濃度がボディ領域１３より高いので、ゲート電圧の印加時に発生する空乏層がｐ^+ 不純物層８の方へ伸びにくくなる。 - 特許庁

In this way, by the low-concentration N-type region 25, the depletion layer of the photodiode is so extended to the deep portion of its substrate as to improve its photoelectric conversion effect relative to a penetrating light of a long wavelength and increase its sensitivity.例文帳に追加

こうして、フォトダイオードの空乏層を低濃度Ｎ型領域２５によって基板深部にまで広げて、長波長の侵入光に対する光電変換効果を高めて感度を上昇させる。 - 特許庁

To expand a voltage range in which constant current can be acquired while high withstand voltage is maintained in a constant current circuit having a constant current source using a depletion type MOS transistor.例文帳に追加

ディプレッション型ＭＯＳトランジスタを利用した定電流源を有する定電流回路について、高耐圧を維持しながら定電流が得られる電圧範囲を拡大する。 - 特許庁

A control circuit adds a value obtained by adding a particular potential stored in a particular potential storage to a threshold stored in an adjacent memory cell threshold storage to a gate potential of the source line side depletion-type FET, in the read operation.例文帳に追加

制御回路は、読み出し時に、隣接メモリセル閾値記憶部に記憶された閾値に特定電位記憶部に記憶された特定電位を足した値を、ソース線側デプレッションタイプＦＥＴのゲート電位に加える。 - 特許庁

By this structure, a depletion layer between the layer 19 and the substrate 10 gets wider, the device of this constitution can be improved on an ECM level as highly as a device of NPT type.例文帳に追加

この構造によれば、ｎ^−型半導体層１９を設けたことによりｐ^＋型半導体基板１０との間の空乏層が広くなるため、ＥＭＣレベルをＮＰＴタイプ並に改善することが出来る。 - 特許庁

To provide an electrostatic induction type semiconductor device for stable operation by enlarging a depletion ring layer as far as the lower side of a field limiting ring at turn-off to improve forward breakdown strength.例文帳に追加

ターンオフ時に空乏層をフィールドリミッティングリングの下側まで拡げて順方向耐圧を高め、安定して動作する静電誘導形半導体デバイスを提供する。 - 特許庁

To provide a method of manufacturing a partial SOI substrate, whereby complete depletion type MOS transistors can be formed in the SOI structure and silicide process is easy to apply.例文帳に追加

ＳＯＩ構造部分に完全空乏型ＭＯＳトランジスタを形成することができるとともに、サリサイドプロセスを容易に適用できる部分ＳＯＩ基板の製造方法を提供することを目的とする。 - 特許庁

To provide a complete depletion type SOI-MOS transistor which can enhance throughput, suppress short channel effect, and reduce source/drain resistance, and to provide its manufacturing method.例文帳に追加

スループットを向上させ、短チャネル効果を抑制しソースドレイン抵抗の低い完全空乏型ＳＯＩ−ＭＯＳトランジスタおよびその製造方法を提供する。 - 特許庁

With this constitution, and elongation of a depletion layer in a glass junction plane of the n-type substrate 1 can be reduced, when a reverse-bias voltage is applied and dangling bonds can be reduced, so that dielectric strength can be improved, and further, a leakage current can be reduced.例文帳に追加

これによって、逆バイアス印加時にｎ型基板１のガラス接合面の空乏層の伸びを減少させることで、ダングリングボンドの低減が可能となり、高耐圧でかつリーク電流の低減を図ることができる。 - 特許庁

Depletion type p-channel MOS (metal oxide semiconductor) transistors 31-34 are formed in which sources are connected with input terminals 11, 12, 13, drains are connected with a ground line 24, and gates are connected with a power source line 25.例文帳に追加

入力端子１１，１２，１３に対してソースが、グランドライン２４に対してドレインが、電源ライン２５に対してゲートがそれぞれ接続されたデプレッション形のＰｃｈＭＯＳトランジスタ３１〜３４を設ける。 - 特許庁

Due to this structure, a depletion layer becomes easy to be expanded into the n^--type drift region 3 side at a region from the surface to a deep part of a substrate, reducing the concentration of an electric field.例文帳に追加

このような構成とすれば、基板表面から基板深くまでの領域において、ｎ^-型ドリフト領域３側へ空乏層が広がり易くなり、電界集中を緩和することができる。 - 特許庁

By this the structure, an influence of a positive electric charge in the thermal oxide film 6 is weakened and an extension of a depletion layer into the N-type semiconductor layer 2 at the interface with the thermal oxide film 6 is secured.例文帳に追加

係る構成を採ることにより熱酸化膜６中の正電荷による影響を弱め熱酸化膜６との界面におけるＮ−型半導体層２への空乏層の拡がりを確保する。 - 特許庁

In the SBD, the forward end face of a depletion layer (a) spreads into the columnar n-type silicon region 3 toward the central axis and pinches off efficiently.例文帳に追加

このＳＢＤにおいては、円柱形状のｎ型シリコン領域３内に空乏層ａの先端面が、中心軸に向かって拡がり、効率よくピンチオフする。 - 特許庁

With respect to a semiconductor device 1 in the complete depletion-type SOI(Silicon On Insulator) transistor, impurities are implanted in a channel formation portion 10 with nonuniform concentrations in the direction of the length of a gate 2.例文帳に追加

本発明の半導体装置１は、完全空乏型のＳＯＩ（Silicon on Insulator）トランジスタにおいて、チャネル形成部１０における不純物濃度が、ゲート２の長さ方向に沿って不均一に注入されているものである。 - 特許庁

To provide a method for manufacturing MOS-FET semiconductor device which makes a concentration of impurity of a surface side of channel area of a perfect depletion type SOI layer higher than that of an implanted insulating film side.例文帳に追加

完全空乏型ＳＯＩ層のチャネル領域の表面側の不純物濃度が、埋め込み絶縁膜側に比べて高濃度となるＭＯＳ−ＦＥＴ半導体装置の製造方法を提供すること。 - 特許庁

An FET 1 of which the gate an input signal is applied to, a depletion-type FET 2 of which the gate a prescribed gate bias voltage is applied to, a current source FET 5, and a load are connected in series.例文帳に追加

ゲートに入力信号が印加されるＦＥＴ１と、ゲートに所定のゲートバイアス電圧が印加されるデプリーション型のＦＥＴ２と、電流源ＦＥＴ５と、負荷とを直列に接続した。 - 特許庁

The p-type high resistance wafer is provided with a resistance rate of not less than 100 Ωcm and whose p/n converting unit due to the generation of the thermal donor in the manufacturing process of the device is in a depth not contacting with a device activating region or a depletion layer region.例文帳に追加

抵抗率が１００Ωｃｍ以上で、デバイスの製造工程でのサーマルドナー発生によるｐ／ｎ反転部が、デバイス活性領域や空乏層領域には接しない深さにあるｐ型の高抵抗ウェーハ。 - 特許庁

Thus, the impurity concentration composed of the single crystal silicon film 15 provides a thin source/drain of stacking type, to allow a junction 21 to be shallower and also to allow the width of a depletion layer region 22 to be wider.例文帳に追加

こうして、単結晶シリコン膜１５でなる不純物濃度が薄い積上げ型のソース・ドレイン領域を設けることによって、接合２１を浅くし、且つ、空乏層領域２２の幅を広くできる。 - 特許庁

The complete depletion type nMOS and pMOS have the back gate regions (14, 22) to which the voltage is applicable independent of the gate terminal under the UTB.例文帳に追加

完全空乏型のｎＭＯＳとｐＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４，２２）を有する。 - 特許庁

Since a barrier, which is formed by the depletion region, enhances more the current stopping power of the P-N junction part between a body and the drain, a P-type body region can be shallow formed by a low-concentration doping, without generating the problem of punch through.例文帳に追加

空乏領域によって生成されるバリヤがボディ−ドレイン間ＰＮ接合部の電流阻止能力を一層高めるので、Ｐ型ボディ領域を、パンチスルーの問題を生じさせずに低濃度ドープで浅く作ることができる。 - 特許庁

The complete depletion type memory TFTs are used to thereby lower the power source voltage and the power consumption of the nonvolatile memory, and improve a number of rewriting times.例文帳に追加

完全空乏型のメモリＴＦＴを用いることにより不揮発性メモリの低電源電圧化、低消費電力化、書き換え回数向上が可能となる。 - 特許庁

To precisely control the thickness of a depletion layer as well as suppress an increase of dark current in an energy line detection element for identifying the type of energy lines.例文帳に追加

エネルギー線の種類を弁別するためのエネルギー線検出素子において、空乏層の厚みを精度良く調整できるようにすると共に暗電流の増加を抑制できるようにすること。 - 特許庁

To provide a semiconductor device having such a vertical SGT structure that maintains characteristics of complete depletion type transistor and simultaneously obtains an excellent S value and a large drain current.例文帳に追加

完全空乏化型のトランジスタ特性を維持しつつ、良好なＳ値と大きなドレイン電流が得られる縦型ＳＧＴ構造を有する半導体装置を提供する。 - 特許庁

As the distance between the photodiode part 13 and the n-type drain region 19 can be shortened and a large electric field can be applied between that to easily form a depletion layer, which decreases the voltage of the power supply 20 for controlling.例文帳に追加

このフォトダイオード部１３とＮ型ドレイン領域１９との距離を短くできるので、その間に大きな電界がかかりやすく容易に空乏層が形成されるので制御する電源２０の低電圧化ができる。 - 特許庁

To electronically control the gate threshold voltage of an insulated gate transistor fabricated in a semiconductor thin film where carriers are depleted between the first and second major surfaces of a full depletion type SOI.例文帳に追加

完全空乏形のＳＯＩなどの第１、第２の主面間でキャリアが空乏する半導体薄膜に形成された絶縁ゲートトランジスタのゲート閾値電圧を電子制御する。 - 特許庁

According to this structure, a depletion layer at the PN junction between the p-type deep layer 10 and an n^--type drift layer 2 is significantly extended to the side of the n^--type drift layer 2 and thereby a high voltage caused by a drain voltage is hardly input into a gate oxide film 8.例文帳に追加

このような構造によれば、ｐ型ディープ層１０とｎ^-型ドリフト層２とのＰＮ接合部での空乏層がｎ^-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜８に入り込み難くなる。 - 特許庁

This causes a depletion layer at a PN junction between p^+-type deep layer 9 and an n^-type drift layer 2 to greatly extend toward the n^-type drift layer 2, which makes it difficult for a high voltage generated as a result of the effect of a drain voltage to enter a gate oxide film 6.例文帳に追加

これにより、ｐ^+型ディープ層９とｎ^-型ドリフト層２とのＰＮ接合部での空乏層がｎ^-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜６に入り込み難くなる。 - 特許庁

Interval of the P+ type silicon regions 15 is set such that a substantially integrated depletion layer is formed by a PN junction which is formed between the N type silicon region 12 and the P+ type silicon region 15 upon application of a reverse voltage.例文帳に追加

ここで、Ｐ^＋形シリコン領域１５同士の間隔は、逆方向電圧の印加時にＮ形シリコン領域１２とＰ^＋形シリコン領域１５との間に形成されるＰＮ接合により、実質的に一体化した空乏層が形成されるように構成されている。 - 特許庁

The p-type region 8 is formed to generate a depletion layer DL covering at least a surface layer S23 of a joint J23 between a first p-type region 3 and an n-type semiconductor substrate 2 while no voltage is applied to a back electrode 7 (zero bias) or large voltage is applied by ESD.例文帳に追加

この第２のＰ型領域８は、裏面電極７への電圧非印加時（ゼロバイアス時）にもＥＳＤによる大電圧印加時にも、第１のＰ型領域３とＮ型半導体基板２の接合部Ｊ２３のうち、少なくとも表層部Ｓ２３を覆う空乏層ＤＬを発生させるように形成されている。 - 特許庁

In the power semiconductor device comprising a gate electrode 11 buried in a groove via a gate insulating film, a p-type depletion region enlargement layer 4 is provided between two n-type drift layers 3 and 5, and the groove is formed to reach the n-type drift layer 3.例文帳に追加

溝の中にゲート絶縁膜を介して埋め込まれたゲート電極１１を備えた電力用半導体装置において、二つのｎ型ドリフト層３、５の間にｐ型空乏領域拡大層４を挟み、前記溝は、前記ｎ型ドリフト層３に達するように形成される。 - 特許庁

Optical carriers generated inside an N-type impurity diffusion layer 8, formed on the surface of an N-type epitaxial layer 6 on a P-type semiconductor substrate 1 move into a depletion layer by a built-in field made by the concentration slope of impurity diffusion, and a photocurrent is generated.例文帳に追加

Ｐ型半導体基板１上のＮ型エピタキシャル層６表面に形成されたＮ型不純物拡散層８内で発生した光キャリアは、不純物拡散の濃度傾斜による内蔵電界により空乏層中まで移動し、光電流が生じる。 - 特許庁

The flow of a high frequency signal between the voltage supply node 112 and an n type well layer is blocked by an inductor 103, and the flow of the high frequency signal in the vertical direction is blocked by a depletion layer spreading between the n type well and a p type substrate area.例文帳に追加

インダクタ１０３により、電圧供給ノードとｎ型ウェル層との間の高周波信号の流れを遮断し、ｎ型ウェルとｐ型基板領域との間に広がる空乏層により縦方向における高周波信号の流れを遮断する。 - 特許庁

The ferroelectrics memory cell used for an FeRAM element includes a first active region 10 including the gate of a depletion type transistor, a second active region 20 including the gate of an enhancement type transistor and abutting on the first active region 10, a word line 66 connected with the gates of the depletion type and enhancement type transistors, and a ferroelectrics capacitor for storing data therein and connected with the drain of the enhancement type transistor.例文帳に追加

ＦｅＲＡＭ素子に用いられる強誘電体メモリセルにおいて、空乏形トランジスタのゲートを含む第１活性領域１０と、エンハンスメント形トランジスタのゲートを含んで、前記第１活性領域と接する第２活性領域２０と、前記空乏形トランジスタのゲート及び前記エンハンスメント形トランジスタのゲートが接続されているワードライン６６と、データを貯蔵し、前記エンハンスメント形トランジスタのドレインに接続された強誘電体キャパシタとを含んでなる。 - 特許庁

To prevent deterioration in ON-current caused by a depletion phenomenon of a groove gate of a groove type transistor, and prevent an increase in variation of the threshold voltage of a planar type transistor comprising P- or N-type gate having conductivity type different from that of the groove type transistor, in a semiconductor device where the groove type transistor and the planar type transistor comprising a PN gate coexist.例文帳に追加

溝型トランジスタとＰＮゲートで構成されるプレーナ型トランジスタとが共存する半導体装置において、溝型トランジスタの溝ゲートの空乏化現象によるオン電流の低下を抑制し、溝型トランジスタと異なる導電型のＰ又はＮゲートで構成されるプレーナ型トランジスタの閾値電圧のバラツキ増加を防止する。 - 特許庁

In the Schottky barrier diode element 10, a depletion layer is generated in a contact surface on the side of the n-type semiconductor substrate 3 by bringing a barrier film 1 constituted of metal and the n-type semiconductor substrate 3 into contact with each other.例文帳に追加

ショットキーバリアダイオード素子１０において、金属で構成されるバリア膜１とｎ型半導体基板３とを接触させることで、ｎ型半導体基板３側の接触面に空乏層が生じ、ショットキー障壁が発生する。 - 特許庁

The second potential setting section 9 includes a plurality of second depletion-type MOS transistors DN_1 to DN_n having a second conductive type, which are connected in series between a second reference potential node GND and the intermediate potential node N1.例文帳に追加

第２の電位設定部９は、第２の基準電位ノードＧＮＤと中間電位ノードＮ１との間に直列接続された第２の導電型を有するディプレッション型の複数の第２のＭＯＳトランジスタＤＮ１＿〜ＤＮ＿ｎを含む。 - 特許庁

The voltage distributor includes a high-voltage preventing means for preventing the high voltage from being applied to the lower voltage transistor of the comparator, while the high voltage is discharged, and is constituted of a depletion type or an increasing type NMOS transistor, having a high breakdown voltage.例文帳に追加

電圧分配器は、高電圧が放電される期間中高電圧が比較器の低電圧トランジスタに印加されることを防止する高電圧防止手段を含み、これは、高いブレークダウン電圧を有する空乏型又は増加型ＮＭＯＳトランジスタから構成される。 - 特許庁

First, an embedded light receiving element has a photoelectric conversion region with a first conductivity type for generating and accumulating signal charge in response to incident light, and a surface region with a second conductivity type provided on an upper layer of the photoelectric conversion region for preventing surface depletion.例文帳に追加

まず、埋め込み型の受光素子は、入射光に応じて信号電荷を生成して蓄積する第１導電型の光電変換領域と、光電変換領域の上層に設けられて表面空乏化を阻止する第２導電型の表面領域とを有する。 - 特許庁

A regulator circuit 17 comprises depletion type transistors N21 and N23, enhancement type transistors N22, and P21-P23, and feedback resistors R21 and R22, and the output voltage of the regulator circuit 17 is supplied to bias circuit body (one among 11, 12, 13 or 14) as a supply voltage.例文帳に追加

デプレッション型トランジスタＮ２１，Ｎ２３、エンハンスメント型トランジスタＮ２２、Ｐ２１〜Ｐ２３、帰還抵抗Ｒ２１，Ｒ２２でレギュレータ回路１７を構成して、そのレギュレータ回路１７の出力電圧を電源電圧としてバイアス回路本体（１１，１２，１３，１４のいずれか）に供給する。 - 特許庁