「depletion-type」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

The semiconductor device is provided with a drain region 121, a P-type isolation region 13 working as a gate, and a source leadout layer 23 of a JFET via a channel region in which the P-type element isolation region 13 is reversely biased by a voltage applied to the drain region 121 and a depletion layer extends, and the JFET is formed.例文帳に追加

ドレイン領域１２１と、ゲートとして機能するＰ型分離領域１３とドレイン領域１２１に印加される電圧により、Ｐ型素子分離領域１３が逆バイアスされて空乏層が延びるチャネル領域を介して、ＪＦＥＴのソース引出層２３が配置され、ＪＦＥＴが形成される。 - 特許庁

A depletion layer is expanded from the floating-current blocking region 8 towards the n-type GaN layer 6 on turning off the semiconductor device, a potential is lowered in the n-type GaN layer 26 filled in the aperture 28, and the voltage is decreased across the front side and the back side of a gate-insulating film 20.例文帳に追加

半導体装置のオフ時に、浮遊電流ブロック領域８からｎ型のＧａＮ層６に向かって空乏層が広がり、アパーチャー２８を充填しているｎ型のＧａＮ層２６の電位が低下し、ゲート絶縁膜２０の表面と裏面の間にかかる電位差が減少する。 - 特許庁

Then, the shape of the magnetism sensor HP is made variable in response to the potential of these electrodes ED1, ED2, via the variation of the width of the depletion layer formed between an n-type semiconductor region 12 and the p-type electrodes ED1, ED2.例文帳に追加

そして、Ｐ型の電極ＥＤ１およびＥＤ２とＮ型の半導体領域１２との間に形成される空乏層の幅変化を通じて、これら電極ＥＤ１およびＥＤ２の電位に応じて磁気検出部ＨＰの形状を可変とする。 - 特許庁

To provide a nonvolatile semiconductor memory device such as a NOR type flash memory and the like which can suppress a depletion of a control gate electrode between floating gate electrodes drastically and contains a multi-value type in which a read error is difficult to occur, and its manufacturing method.例文帳に追加

浮遊ゲート電極間の制御ゲート電極の空乏化を大幅に抑制できて、読み出しエラーが起こりにくい多値型を含むＮＯＲ型のフラッシュメモリ等の不揮発性半導体記憶装置およびその製造方法を提供する。 - 特許庁

Then, the width of a depletion layer 6 is adjusted, by controlling reverse bias applied between the p-type region 2 and the n-type region 3 and a positive voltage applied to the gate electrode 5, thus making the capacitance value of the semiconductor variable capacitance capacitor changed.例文帳に追加

そして、Ｐ型領域２およびＮ型領域３間に加える逆バイアスと、ゲート電極５に加える正の電圧とを制御して空乏層６の幅を調節することで、半導体可変容量コンデンサの容量値を変化させる。 - 特許庁

By rapidly eliminating the depletion of the p+-type embedded layer 9 by injection holes from the p+-type carrier injection layer 10, the turn-on time can be shortened and a high speed operation is made possible, and additionally, switching loss is made small.例文帳に追加

このｐ＋型キャリア注入層１０からホールの注入により、ｐ＋型埋込み層９の空乏化を速やかに解消することにより、ターンオン時間を短縮し、高速動作を可能ににすると共に、スイッチング損失を小さくする。 - 特許庁

The thickness of the depletion layer which is formed between the n-type InP substrate 1 and the p-type diffusion layer region 7 when voltage is applied to a cathode electrode 8 and an anode electrode 9 is larger than that of a light receiver A at least in part of a region below the anode electrode 9.例文帳に追加

カソード電極８とアノード電極９に電圧を印加したときに、ｎ型ＩｎＰ基板１とｐ型拡散層領域７との間に形成される空乏層の厚さは、アノード電極９の下部領域の少なくとも一部で受光部Ａより厚くなる。 - 特許庁

Since the p^+-type gate region 2 is in such structure so as to directly abut on an n^--type channel layer 3, the n^--type channel layer 3 is pinched off easily by a depletion layer spread from the p^+-type gate region 2, thus suppressing an increase in a gate application voltage required for turning on a JFET.例文帳に追加

また、ｐ^+型ゲート領域２がｎ^-型チャネル層３に直接接触させられる構造であるため、ｐ^+型ゲート領域２から広がる空乏層によって容易にｎ^-型チャネル層３をピンチオフさせることができ、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制できる。 - 特許庁

The differential pair 20 includes a 1st MOS transistor M1 of n-type of an enhancement type to whose gate electrode an input signal Vin is supplied, and a 2nd MOS transistor M2 of n-type of depletion type whose source is connected to the source of the 1st MOS transistor, and whose threshold voltage is smaller than the threshold voltage of the 1st MOS transistor M1.例文帳に追加

差動対２０は、入力信号Ｖｉｎがそのゲート電極に供給されるエンハンスメント型のｎ型の第１のＭＯＳトランジスタＭ１と、そのソースが第１のＭＯＳトランジスタＭ１のソースに接続されその閾値電圧が第１のＭＯＳトランジスタＭ１の閾値電圧より小さいデプレッション型のｎ型の第２のＭＯＳトランジスタＭ２とを含む。 - 特許庁

To use a metal gate electrode to prevent depletion of majority carriers and Fermi level pinning which will occur in a gate electrode made by using polysilicon or silicide, and to easily form the metal gate electrode for an n-type MOSFET and for a p-type MOSFET separately by a simple process, in manufacturing a semiconductor device including the n-type MOSFET and the p-type MOSFET.例文帳に追加

半導体装置の製造方法に関し、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを含む半導体装置を作製する場合、ポリシリコンもしくはシリサイドを用いたゲート電極で発生する空乏化やフェルミレベルピンニングを抑止する為、メタルゲート電極を用い、しかも、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの各メタルゲート電極を簡単な工程で、且つ、容易に作り分けることを可能にする。 - 特許庁

A diode made in a polycrystal silicon and a diode made in a semiconductor substrate are used to form a two-way diode, which is connected between the gate electrode of the depletion type field effect MOS transistor and the semiconductor substrate by metallic wiring.例文帳に追加

多結晶シリコン中に作製したダイオード及び半導体基板中に作製したダイオードで双方向ダイオードを形成し、この双方向ダイオードを金属配線でデプレッション型電界効果型ＭＯＳトランジスタのゲート電極と半導体基板間に接続する。 - 特許庁

For the p-type semiconductor layer 12, the impurity amount for each unit region is set higher than 3×1012/cm2 for avoiding entire depletion even if a reverse bias voltage is applied between the source electrode 13 and a drain electrode 14.例文帳に追加

このｐ型半導体層１２は、ソース電極１３とドレイン電極１４間に逆バイアスの電圧が与えられても、完全には空乏化しないようにその単位面積当たりの不純物量が３×１０^12／ｃｍ^2より多く設定されている。 - 特許庁

A plurality of photodiodes 3 are formed on a p-type semiconductor substrate 1 by using pn junction, and a microlens 7 is arranged on each photodiode 3 for condensing incident light to a depletion layer region 4 formed at the pn junction of the photodiode 3.例文帳に追加

ＰＮ接合を用いてＰ型半導体基板１上に複数のフォトダイオード３を形成し、入射光をフォトダイオード３のＰＮ接合部に形成されている空乏層領域４に集光するマイクロレンズ７をフォトダイオード３の上にそれぞれ配置する。 - 特許庁

A transistor 105 for a switch of a depletion type is inserted into the drain side of a transistor 106 for RF signal amplification, and the threshold voltage of the transistor 105 for a switch is made smaller than that of the transistor 106 for RF signal amplification.例文帳に追加

ＲＦ信号増幅用トランジスタ１０６のドレイン側にデプレション形のスイッチ用トランジスタ１０５を挿入するとともに、スイッチ用トランジスタ１０５のしきい値電圧をＲＦ信号増幅用トランジスタ１０６より浅くする。 - 特許庁

To provide a structure, where an ESD protective element can fully secure ESD breakdown strength and can perform the ESD protection of an internal element in a power management semiconductor device and an analog semiconductor device having a complete depletion type SOI device structure.例文帳に追加

完全空乏型ＳＯＩデバイス構造を有するパワーマネージメント半導体装置やアナログ半導体装置において、ＥＳＤ保護素子がＥＳＤ破壊強度を充分に確保しつつ内部素子のＥＳＤ保護を可能とする構造を提供する。 - 特許庁

The complete depletion type SOI-MOS transistor comprises an SOI layer 8 and a gate electrode 6 sequentially formed on a semiconductor substrate 1 through a BOX layer 2, and source and drain parts formed at both sides of the SOI layer 8 which is thinner than the thickness of the source and drain parts.例文帳に追加

半導体基板１上にＢＯＸ層２を介してＳＯＩ層８およびゲート電極６が順次形成され、ＳＯＩ層８の側方ソースドレイン部が設けられ、ＳＯＩ層８がソースドレイン部の厚さより小さい完全空乏型ＳＯＩ−ＭＯＳトランジスタである。 - 特許庁

In the flash EEPROM formed as above, when electrons are emitted from the floating gate electrode of the flash EEPROM of floating gate transistor structure toward the semiconductor substrate, the flash EEPROM turns to a depletion type, and when the EEPROM is a reading operation, it is back biased.例文帳に追加

このようなフラッシュＥＥＰＲＯＭにおいて、浮遊ゲート型トランジスタ構造であるフラッシュＥＥＰＲＯＭの浮遊ゲート電極から電子を半導体基板側に放出する動作ではフラッシュＥＥＰＲＯＭがディプレッション型になるようにし、その読み出し動作ではバックバイアスをかける。 - 特許庁

To provide a semiconductor electronic circuit which achieves a high-fast driving, and has FETs capable of being easily manufactured in one and the same process by being composed of the same depletion type transistors and obtaining superior output characteristics, even when generated at low temperature.例文帳に追加

同一のディプレッション型トランジスタから構成することによって同一プロセスにて簡易に製造できるとともに、低温で生成された場合であっても良好な出力特性を得ることができるＦＥＴを有し、高速駆動可能な半導体電子回路を提供すること。 - 特許庁

A circuit for controlling with a current using a circuit of an N-channel depletion type transistor including a gate and a drain connected to each other and operating in a non-saturated state is provided as a circuit for determining a current value of a short-circuit current of an overcurrent protection circuit, without using a resistor for converting current into voltage.例文帳に追加

過電流保護回路の短絡電流の電流値を決定する回路として、電流を電圧に変換する抵抗を用いず、Ｎｃｈデプレッション型トランジスタのゲートとドレインを接続して非飽和状態で動作させる回路を用いて電流で制御する回路を備えた。 - 特許庁

A reference current generation circuit X10 includes: a reference voltage generation part X11 for generating reference voltage V1 using depletion type transistor N1; and a voltage/current conversion part X12 for generating reference currents 12a and 12b from the reference voltage V1.例文帳に追加

基準電流生成回路Ｘ１０は、デプレッション型トランジスタＮ１を用いて基準電圧Ｖ１を生成する基準電圧生成部Ｘ１１と、基準電圧Ｖ１から基準電流Ｉ２ａ及びＩ２ｂを生成する電圧／電流変換部Ｘ１２と、を有する。 - 特許庁

To provide a ferroelectrics memory cell and an FeRAM element using the same which can improve further its integration density by the structure of its bit-line separated from its active region and has its bit-line structure comprising a depletion type transistor.例文帳に追加

ビットラインと活性領域とが分離された構造より集積度をさらに向上させることのできる、空乏形トランジスタからなるビットライン構造を有する強誘電体メモリセル及びそれを用いたＦｅＲＡＭ素子を提供する。 - 特許庁

Therefore, the deterioration of the characteristics of the PMOS transistor is prevented, because not only the activating rate of the p-type impurity injected into the gate electrode 7P of the PMOS transistor is improved by the Ge, but also the formation of a depletion layer in the interface of a gate insulating film is suppressed.例文帳に追加

従って、Ｇｅの存在によりＰＭＯＳトランジスタのゲート電極に注入されたＰ型不純物の活性化率が改善されるのみならず、ゲート絶縁膜の界面での空乏層が抑制され、ＰＭＯＳトランジスタの特性劣化が防止される。 - 特許庁

The semiconductor device is equipped with a BOX layer 3, an SOI layer 4 formed on the BOX layer 3, a LOCOS layer 7 formed on the BOX layer 3, and an partial depletion type SOI-MOS FET 10 formed in a region (that is, element region) of the SOI layer 4 surrounded by the LOCOS layer 7 in a plan view.例文帳に追加

ＢＯＸ層３と、ＢＯＸ層３上に形成されたＳＯＩ層４と、ＢＯＸ層３上に形成されたＬＯＣＯＳ層７と、ＳＯＩ層４のうちの、ＬＯＣＯＳ層７により平面視で囲まれている領域（即ち、素子領域）に形成された部分空乏型のＳＯＩ−ＭＯＳＦＥＴ１０と、を備える。 - 特許庁

The regulator of the preceding stage adjusts the high voltage to a sufficiently constant voltage, the regulator of the post stage is provided with a depletion type transistor, and adjusts the high voltage to a voltage of a required level by utilizing the voltage adjusted by the regulator of the preceding stage.例文帳に追加

前段のレギュレータは高電圧を十分に一定の電圧に調整し、後段のレギュレータは空乏型トランジスタを備え、前段のレギュレータによって調整された電圧を利用して高電圧を要求されるレベルの電圧に調整する。 - 特許庁

If the impurity concentration of the high impurity concentration region 6 is lower than 1/10 of the impurity concentration of source/drain regions at a position 30 nm inside the edge of the source/drain region, the perfect depletion type operation can be performed more efficiently and, further, the decline of the threshold voltage can be suppressed more effectively.例文帳に追加

高濃度領域６の不純物濃度が、ソース／ドレイン領域端より３０ｎｍの内側の位置で、ソース／ドレイン領域端の不純物濃度の１／１０より低ければ、完全空乏型の動作がより有効に実現し、且つ、閾値電圧の低下がより効果的に抑制される。 - 特許庁

To provide a planar type semiconductor device in which a horizontal direction of a depletion layer near a guard ring region is easily broadened, an electric field near a corner of a main junction region is sufficiently alleviated, and a concentration of an avalanche current to the corner is prevented to improve a withstand voltage.例文帳に追加

ガードリング領域近傍における空乏層の水平方向の広がりやすくして、主接合領域の隅部近傍の電界を十分に緩和させ、アバランシェ電流の当該隅部への集中を防止することにより、耐圧を向上させたプレーナ型半導体装置を提供することを目的すること。 - 特許庁

By providing the n-type diffusion layer 17, a depletion layer is well generated in the semiconductor device 10 when a reverse voltage is applied, and a leakage current can also be decreased, so that the semiconductor device 10 will have a high breakdown voltage.例文帳に追加

Ｎ型拡散層１７を設けることによって逆方向電圧が印加された際、半導体素子１０内に空乏層が良好に発生し、また漏れ電流を減少させることができるため半導体素子１０は良好な耐圧性を備える。 - 特許庁

When an avalanche breakdown voltage is applied to a PN junction comprising a P type guard ring 4 and an N- layer 13a, a depletion layer 15 extending from the junction plane of the PN junction to the N- layer 13a side reaches an auto-doping layer 13b.例文帳に追加

Ｐ型ガードリング４とＮ^-層１３ａとからなるＰＮ接合にアバランシェ降伏電圧が印加された時に、前記ＰＮ接合の接合面からＮ^-層１３ａ側に伸びた空乏層１５が、オートドーピング層１３ｂに到達している。 - 特許庁

A P^+ type channel stop layer under the source and drain region of a transfer transistor 103 is arranged such that it contacts a depletion region 208, which is formed around the floating diffusion region 106, i.e. an N^+ diffusion layer, only at E point.例文帳に追加

転送トランジスタ１０３のソースドレイン領域の下のＰ＋チャネルストップ層がＮ＋拡散層であるフローティングディフュージョン領域１０６の周りに形成される空乏層２０８と概ね点Ｅのみで接触するようにする。 - 特許庁

By the Ge contained in the SiGe film 72, the activation rate of p-type impurities implanted to the gate electrode of the PMOS transistor is improved, and a depletion layer in an interface with a gate electrode 6 is suppressed, and deterioration in characteristics of the PMOS transistor is prevented.例文帳に追加

ＳｉＧｅ膜７２中に含まれるＧｅによってＰＭＯＳトランジスタのゲート電極に注入されたＰ型不純物の活性化率が改善され、ゲート絶縁膜６との界面での空乏層が抑制され、ＰＭＯＳトランジスタの特性劣化が防止される。 - 特許庁

The body region 32 is so formed as to have a narrow width W in the shape of a cross section nearly orthogonal to a line whereby the source region 24 and the drain region 28 are connected, and the MOS field effect transistor 20 becomes the complete depletion-type one having no neutral region in the body region 32.例文帳に追加

ボディー領域３２は、ソース領域２４とドレイン領域２８とを結ぶ線にほぼ直交する横断面の形状において、狭い幅Ｗで形成され、ボディー領域３２に中性領域が存在しない完全空乏型となっている。 - 特許庁

To provide a method for manufacturing a complete depletion type SOI-MOSFET which has an SOI layer thinned directly under a gate electrode and an SOI layer thickened in source and drain parts using an SIMOX method and at the same time and shows a high driving capability of the SOI-MOSFET in a self-aligned manner.例文帳に追加

ＳＩＭＯＸ法を用いて、ゲート電極直下のＳＯＩ層は薄く、ソース・ドレイン部のＳＯＩ層は厚く形成するとともに、自己整合的に駆動能力の高い完全空乏型ＳＯＩ−ＭＯＳＦＥＴの作製を図る。 - 特許庁

The transient characteristics of a partial depletion type SOI transistor are measured in a step 100 and, in a step 104, drain current transient response characteristics, which are actually measured at respective lapses of time, are made to correspond to SPICE simulation characteristics to make SPICE parameters optimum.例文帳に追加

ステップ１００にて部分空乏型ＳＯＩトランジスタの過渡特性を測定しておき、ステップ１０４にて各時間経過時での実測のドレイン電流過渡応答特性に、ＳＰＩＣＥシミュレーション特性を合わせ込むことにより、上記ＳＰＩＣＥパラメータを最適化する。 - 特許庁

To provide a semiconductor device having an SOI substrate which is resistant to ESD destruction and whose crack in the dicing process is prevented, and a high-precision analog IC on which a complete depletion-type high-speed MOS transistor and a high-withstand-voltage MOS are consolidated on the SOI substrate.例文帳に追加

ＥＳＤ破壊に強く、またダイシング工程での割れ欠けなどを防止した、ＳＯＩ基板上に、完全空乏型の高速ＭＯＳトランジスタと、高耐圧型ＭＯＳトランジスタとを混載したアナログＩＣが形成された半導体装置の提供。 - 特許庁

The super-junction semiconductor element makes a current flow in an ON state, and provides an n^-high-resistance layer 32a located between a semiconductor substrate region 32 which becomes depletion in an OFF state and a low-resistance layer 31, for having the same conductivity type as the low-resistance layer 31 and a low impurity concentration.例文帳に追加

オン状態では電流を流すとともに、オフ状態では空乏化する半導体基体領域３２と低抵抗層３１との間に低抵抗層３１と同じ導電型で、かつ不純物濃度が低いｎ^-高抵抗層３２aを設ける。 - 特許庁

To solve the problem that a depletion type transistor arranged between the gate of an output transistor with a source follower configuration and an output terminal to which a load is connected is put in an ON state although it should be put in an OFF state when the output transistor is put in an ON state.例文帳に追加

ソースフォロワ構成の出力トランジスタのゲートと負荷が接続される出力端子との間に設けられたデプレーション型トランジスタは、出力トランジスタがオン状態のときはオフ状態となるべきところ、オン状態となってしまう。 - 特許庁

To provide the car driving unit which does not generate the exhaust gas to improve the control performance while holding the resources by raising the energy efficiency vastly by changing the power of the conventional internal combustion engine to an electric drive along with the depletion of fossil type energy resources.例文帳に追加

化石型エネルギー資源の枯渇に伴い、従来の内燃機関による動力を電気駆動に替える事によって、エネルギーの効率を大幅に向上させる事で、資源の保持をすると共に制御性を向上する、排気ガスを発生しない自動車駆動装置の提供。 - 特許庁

Since the epitaxial growth layer 14 remaining above a p+ type field limiting 20 specified by the recessed part 15B is separated from the silicon substrate 11, a depletion layer 30 expands beyond the field-limiting ring to assure a high forward breakdown strength.例文帳に追加

凹部１５Ｂにより画成されるｐ^＋形のフィールドリミッティングリング２０の上部に残存するエピタキシャル成長層１４はシリコン基板１１とは分離されているので、空乏層３０はフィールドリミッティングリングを越えて拡がり、高い順方向耐圧が確保される。 - 特許庁

To provide an SOI substrate wherein film thickness uniformity of a semiconductor layer like an Si active layer (to which a buried insulating layer is added desirably) is superior, and especially Vth irregularity of a perfect depletion type SOI transistor can be made almost zero, and to provide its manufacturing method.例文帳に追加

Ｓｉ活性層の如き半導体層（望ましくはこれに加えて埋め込み絶縁層）の膜厚均一性に優れ、特に完全空乏型ＳＯＩトランジスタのＶ_thばらつきをほぼ零にすることが可能となるＳＯＩ基板、及びその製造方法を提供すること。 - 特許庁

A constant current circuit can be operated when a power supply voltage VDD is higher than the addition voltage of the voltage Vds 10 between a drain and a source of a depletion type NMOS transistor 10 and voltage Vgs 15 between a gate and a source of an NMOS transistor 15.例文帳に追加

電源電圧ＶＤＤがディプレッション型ＮＭＯＳトランジスタ１０のドレイン・ソース間電圧Ｖｄｓ１０とＮＭＯＳトランジスタ１５のゲート・ソース間電圧Ｖｇｓ１５との加算電圧よりも高ければ、定電流回路は動作できる。 - 特許庁

Since the embedded region has a floating structure, energy bands of the embedded region and one conductivity-type semiconductor layer are flat and the depletion layer is prevented from spreading around the embedded region when a forward direction voltage is applied, and thus, an area of Schottky contact is not impaired.例文帳に追加

埋め込み領域がフローティング構造であるので埋め込み領域と一導電型半導体層のエネルギーバンドはフラットとなり、順方向電圧印加時に埋め込み領域周囲に空乏層が広がることはなく、ショットキー接合面積を損なうことがない。 - 特許庁

In the signal line 19 for propagating digital signals, intervened is a three-terminal capacitance comprising a depletion type MOS transistor (Dep-Tr11) which is formed in a substrate 12 and is so mounted that a gate capacitance and a junction capacitance may work on the signal line 19.例文帳に追加

デジタル信号を伝搬する信号線１９には、基板１２内に形成され、信号線１９に対してゲート容量及びジャンクション容量が作用するように設けられたディプレション型のＭＯＳトランジスタ（Ｄｅｐ−Ｔｒ１１）で構成される３端子型容量が介在される。 - 特許庁

The analog switch circuit 11-1 comprises a P-type MOS transistor 22, having a source and a back gate electrodes to which the resistor string circuit 14 is connected, and a depletion N-type MOS transistor 23 having a source electrode, to which the drain electrode of the P-type MOS transistor 22 is connected and having a drain electrode, to which an output terminal is connected.例文帳に追加

アナログスイッチ回路１１−１は、ソース電極及びバックゲート電極に抵抗ストリング回路１４を接続されたＰ型ＭＯＳトランジスタ２２と、ソース電極にＰ型ＭＯＳトランジスタ２２のドレイン電極を、ドレイン電極に出力端子をそれぞれ接続されたディプレッション型Ｎ型ＭＯＳトランジスタ２３とを含む。 - 特許庁

In the device, the length Ls of the Schottky diode defined by the length of a portion existing on the n-type drift layer 2 of a Schottky electrode 11 is 20-60% of the length Lm of a MOSFET constituted of a p-type body region 3 and a depletion region 5, or of a p-type region and a trench region.例文帳に追加

ショットキー電極１１のｎ型ドリフト層２上に存在する部分の長さで定義されるショットキーダイオード部の長さＬｓが、ｐ型ボディ領域３とデプレッション領域５またはｐ型ボディ領域とトレンチ領域とからなるＭＯＳＦＥＴ部の長さＬｍの２０％〜６０％である。 - 特許庁

To provide an oil-in-water (O/W) type or water-in-oil (W/O) type lubricant composition formed from a component free from environmental load and having high safety without using a depletion resource and having excellent lubricity which does not exist before, easy to handle and excellent in economical efficiency and applicable for a field as an object of tribology.例文帳に追加

枯渇資源を使用することなく、環境負荷の無い安全性の高い成分で構成される水中油型（Ｏ／Ｗ型）又は油中水型（Ｗ／Ｏ）エマルション形態の潤滑剤組成物で、従来にない優れた潤滑性能を有し、取り扱い易く且つ経済性に富むトライボロジーの対象となる分野への潤滑剤組成物を提供する。 - 特許庁