「dff」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The Q-output terminal of DFF 6 is operated to latch the output signal of the Q-terminal of DFF 5 at the next build up of CLK.例文帳に追加

その次のＣＬＫの立ち上がりでＤＦＦ５のＱ端子の出力信号がＤＦＦ６のＱ出力端子にラッチされるように動作する。 - 特許庁

DFF 1 is laid in a meta-stable state, and Q-output is laid in a vibrating state and reciprocated across the threshold level of the clock input terminals of DFF 2 and 3, whereby Q-output terminals of both the DFF 2 and 3 become H.例文帳に追加

ＤＦＦ１がメタステーブル状態となり、Ｑ出力が振動状態となり、ＤＦＦ２，３のクロック入力端子のスレッシュホールドレベルを往復して横切ることでＤＦＦ２，３が共にそのＱ出力端子がＨとなる。 - 特許庁

The selector 16 inputs a horizontal synchronizing signal HSYNC synchronized with the 27 MCK clock and the 27 MCK clock, and selects the output of the DFF circuit 12 at timing when the DFF circuit 11 generates mislatching, or selects the output of the DFF circuit 11 at timing when the DFF circuit 12 generates mislatching.例文帳に追加

このセレクタ１６は、２７ＭＣＫのクロックに同期した水平同期信号ＨＳＹＮＣと２７ＭＣＫのクロックを入力して、ＤＦＦ回路１１がラッチミスするタイミングではＤＦＦ回路１２の出力を選択し、ＤＦＦ回路１２がラッチミスするタイミングではＤＦＦ回路１１の出力を選択する。 - 特許庁

Thereby, the power consumption of the DFF circuit 31-3n is extremely reduced.例文帳に追加

これによりＤＦＦ回路３１〜３ｎでの消費電力が極めて少なくなる。 - 特許庁

The test circuit 23 is including the clock supply circuit 50 and the DFF circuit 31-3n.例文帳に追加

テスト回路２３は、クロック供給回路５０とＤＦＦ回路３１〜３ｎとを含む。 - 特許庁

An adder 26 adds a Q output of a DFF 28 of N+M bits to a frequency setting value from an input terminal 14 and applies an addition result to a D input of the DFF 28.例文帳に追加

加算器２６は、入力端子１４からの周波数設定値にＮ＋ＭビットのＤＦＦ２８のＱ出力を加算し、加算結果をＤＦＦ２８のＤ入力に印加する。 - 特許庁

In this case, an inverter 10 is inserted between the circuit 8 and DFF 6 whose initial bit value is "1".例文帳に追加

このとき、初期ビット値が“１”であるＤＦＦ６との間にはインバータ１０を挿入する。 - 特許庁

A clock outputted from the selector 16 is subjected to re-timing by the 27 MCK clock in a DFF 13.例文帳に追加

セレクタ１６から出力するクロックはＤＦＦ１３で２７ＭＣＫのクロックによりリタイミングする。 - 特許庁

Consequently, an output terminal of an AND gate 7 becomes H, prohibiting writing of a DFF 5-2.例文帳に追加

そこで、ＡＮＤゲート７の出力端子はＨとなり、ＤＦＦ５−２の書き込みが禁止される。 - 特許庁

When a DFF 1 becomes the metastable state to make a Q output a vibration state, Q output terminals of DFFs 2 and 3 both become H while an ouput Q of the DFF 1 vibrates by one period.例文帳に追加

ＤＦＦ１がメタステーブル状態となり、Ｑ出力が振動状態となると、ＤＦＦ１の出力Ｑが１周期の振動をする間にＤＦＦ２，３のＱ出力端子は共にＨとなる。 - 特許庁

The 2nd logic circuit 25 is composed of a DFF 251 which latches the input data with the output of the fixed delay circuit 24 and outputs them, a DFF 252 which latches the latch data of the DFF 251 with the output from the fixed delay circuit 23 and inverts and outputs them, and an AND circuit 253 which performs AND operation between both the outputs.例文帳に追加

第２の論理回路２５は、固定遅延回路２４からの出力で入力データをラッチして出力するＤＦＦ２５１と、固定遅延回路２３からの出力でＤＦＦ２５１のラッチデータをラッチして反転出力するＤＦＦ２５２と、その両出力の論理積演算を行うアンド回路２５３とからなる。 - 特許庁

After transferring data from the AD conversion part 25b to the DFF 310 of the self-column, the shift operation is performed by transferring data from a DFF 310 of the other column to the DFF 310 of the self-column, the data are output to a horizontal signal line 18 via an output driver 320 and are transferred to an output circuit 28.例文帳に追加

ＡＤ変換部２５ｂからのデータを自列のＤＦＦ３１０へ転送した後には、他列のＤＦＦ３１０からのデータを自列のＤＦＦ３１０へ転送することでシフト動作を行ない、出力ドライバ３２０を介して水平信号線１８に出力し、出力回路２８へデータ転送する。 - 特許庁

Moreover, an H signal of the AND gate 7 is latched by a DFF 4, and the DFFs 2 and 3 are reset.例文帳に追加

同時に、ＡＮＤゲート７のＨ信号がＤＦＦ４にラッチされてＤＦＦ２，３がリセットされる。 - 特許庁

With this pair of holes 12a, 12a, the dispersion value of the DFF 10 shows no wavelength dependency.例文帳に追加

そして、一対の空孔１２ａ，１２ａを設けることにより、ＤＦＦ１０の分散値は波長依存性を示さない。 - 特許庁

The logic circuit (DFF circuit) 6, etc., are composed of two latch circuits 11 and 12 and a clock signal inversion circuit 13.例文帳に追加

ロジック回路（ＤＦＦ回路）６…は、２段のラッチ回路１１，１２と、クロック信号反転回路１３とからなる。 - 特許庁

The 1st logic circuit 21 is composed of a DFF 211 which latches the input data with an inverted comparison clock and inputs and outputs them and an AND circuit 212 which performs AND operation between the input data and the inversion output of the DFF 211.例文帳に追加

第１の論理回路２１は、反転比較クロックで入力データをラッチして反転出力するＤＦＦ２１１と、入力データとＤＦＦ２１１の反転出力との論理積演算を行うアンド回路２１２とからなる。 - 特許庁

To provide a logic circuit that can reduce a leak current by controlling a power supply circuit by a clock signal so as to turn off a dynamic section of a D flip-flop(DFF) while the DFF captures and latches data.例文帳に追加

クロック信号により電源供給回路を制御し、ＤＦＦがデータを取り込み、保持している間、ＤＦＦ内のダイナミック部をオフすることにより、リーク電流を削減する回路を実現できるようにした論理回路を提供する。 - 特許庁

That signal S2 is latched in a DFF 32 upon start of next period and delivered as the output signal Sout.例文帳に追加

この信号Ｓ2は、次の周期の開始とともにＤＦＦ３２にラッチされ、出力信号Ｓoutとして出力される。 - 特許庁

The output paths 51a and 51b supply operation results of ALUs in middle stages to the DFF of an internal condition holding circuit 20.例文帳に追加

出力経路５１ａ、５１ｂは、途中段のＡＬＵの演算結果を内部状態保持回路２０のＤＦＦに供給する。 - 特許庁

Also, the differential input circuit 16 fetches an ODD data by a DFF 34 at the timing of the rise of the clock signal, from the output signal (out).例文帳に追加

また、出力信号ｏｕｔから、ＤＦＦ３４がクロック信号の立ち上がりのタイミングでＯＤＤデータを取り込む。 - 特許庁

D type flip-flops (DFF) 14 and 16 output signals S14 and S16 produced by delaying an input signal Sin every specified periods.例文帳に追加

Ｄ型フリップフロップ（ＤＦＦ）１４，１６は、入力信号Ｓinを所定周期毎に遅延して成る信号Ｓ14，Ｓ16を出力する。 - 特許庁

Along with this, an output of a selector consisting of gates 9, 10 and 11 is changed over to a Q output of the DFF 5-1.例文帳に追加

それと共に、ゲート９，１０，１１で構成されるセレクタの出力がＤＦＦ５−１のＱ出力に切り替えられる。 - 特許庁

In this state, the output terminal of an AND gate 7 becomes H to prohibit the write-in of DFF 5-2, and the signal of a DATA-IN terminal 21 is latched by DFF 5 at the nest build up signal of CLK through an AND gate 8.例文帳に追加

この状態では、ＡＮＤゲート７の出力端子はＨとなり、ＤＦＦ５−２の書き込みが禁止されると同時に、ＡＮＤゲート８を通じて、ＤＡＴＡ＿ＩＮ端子２１の信号がその次のＣＬＫの立ち上がり信号でＤＦＦ５にラッチされる。 - 特許庁

The read control part 135 sets an input value from the DFF 134 as a speed at which the TS packet should be read from the buffer 11.例文帳に追加

読み出し制御部１３５は、ＤＦＦ１３４からの入力値を、バッファ１１からのＴＳパケットの読み出し速度として設定する。 - 特許庁

Moreover, the device is provided with a shift register DFF-S/R which successively supplies primary pulses Bn according to the switching transistors Sn and logical gate means NORn, which are interposed between the shift register DFF-S/R and the transistors Sn and which shape waveforms of the primary pulses Bn to secondary pulse Φn.例文帳に追加

スイッチングトランジスタＳｎに対応して順次一次パルスＢｎを供給するシフトレジスタＤＦＦ−Ｓ／Ｒと、スイッチングトランジスタＳｎとシフトレジスタＤＦＦ−Ｓ／Ｒの間に介在して一次パルスＢｎを二次パルスΦｎに整形する論理ゲート手段ＮＯＲｎとを備えている。 - 特許庁

The fuel injection quantity is decided by adding the FF correction quantity DFF provided in correspondence with deviation from a theoretical air-fuel ratio of a target air-fuel ratio and the FB correction quantity DFB guard-treated in accordance with an output value of an air-fuel ratio sensor to the basic fuel injection quantity corresponding to the theoretical air-fuel ratio in this device.例文帳に追加

この装置では、理論空燃比に対応する基本燃料噴射量に、目標空燃比の理論空燃比からの偏移に応じて得られるＦＦ補正量DFFと、空燃比センサの出力値に基づくガード処理されたＦＢ補正量DFBとを加えて燃料噴射量が決定される。 - 特許庁

At the same time, a BD signal of a DATA_IN terminal 21 is latched by a DFF 5-1 at a rise of a next CLK through an AND gate 8.例文帳に追加

同時に、ＡＮＤゲート８を通じてＤＡＴＡ＿ＩＮ端子２１のＢＤ信号がその次のＣＬＫの立ち上がりでＤＦＦ５−１にラッチされる。 - 特許庁

When an output from the data output terminal of each DFF 6 is an initial bit value, the AND circuit 8 outputs an output value "1" of one bit.例文帳に追加

ＡＮＤ回路８は、各ＤＦＦ６のデータ出力端子からの出力が初期ビット値であるとき、１ビットの出力値“１”を出力する。 - 特許庁

A DFF is a code for identifying whether the transmitted frame is the front frame (frames of track numbers 0 to 4) or the rear frame (frames of track numbers 5 to 9).例文帳に追加

ＤＦＦは、伝送されたフレームが、フロントフレーム（トラックナンバー０〜４のフレーム）、リアフレーム（トラックナンバー５〜９のフレーム）であるかを識別する符号である。 - 特許庁

Outputs a-h of the DFF 1-8 are given to an AND circuit 9, where they are ANDed and given to an NOR circuit 10, where they are ORed.例文帳に追加

ＤＦＦ１〜８の出力ａ〜ｈはＡＮＤ回路９に入力されて論理積がとられ、ＮＯＲ回路１０に入力されて論理和がとられる。 - 特許庁

The D flip-flops DFFI (i=1 to 10) perform frequency division after the D flip-flops DFF (i-1) which receives a clock of a last phase starts frequency division.例文帳に追加

ＤフリップフロップＤＦＦｉ（ｉ＝２−１０）は、前の相のクロックを受けるＤフリップフロップＤＦＦ（ｉ−１）が分周を開始した後に分周を行う。 - 特許庁

A control device confirms the agreement between a beam current value of the ion beam 6 measured by the front Faraday 2 and a beam current value of the ion beam 6 measured by the back Faraday 5, and operates a coefficient Dff for agreement of a beam current value measured by the does Faraday 1 with the ion beam current values measured by the front Faraday 2 and the back Faraday 5.例文帳に追加

図に示さない制御装置は、フロントファラデー2で測定したイオンビーム6のビーム電流値と、バックファラデー5で測定したイオンビーム6のビーム電流値との一致を確認し、ドーズファラデー1で 計測されるヒ゛ーム電流値を、フロントファラデー2、バックファラデー5で計測されるイオンビーム電流値と一致させるための係数Dffを演算する。 - 特許庁

In a digital frequency comparator 103-1 in ABS 103, a DFF for storing an initial phase difference in a DPE signal output from a DPFD 102 is prepared.例文帳に追加

ＡＢＳ１０３中のデジタル周波数比較器１０３−１に、ＤＰＦＤ１０２の出力するＤＰＥ信号の初期位相差を格納するＤＦＦを用意する。 - 特許庁

Further, the device generates a 2nd identification signal FR2 for the front frame and the rear frame with the SDL format from a DFF(DIF Frame Flag) in the data sent through the IEEE 1394 bus.例文帳に追加

また、ＩＥＥＥ１３９４バスを通じて送られてくるデータ中のＤＦＦから、ＳＤＬフォーマットのフロントフレームとリアフレームの第２の識別信号ＦＲ２を生成する。 - 特許庁

An adder 32 adds a random value from a random value generating circuit 30 to high-order N bits in the Q output from the DFF 28 and applies an addition result to the comparator circuit 24.例文帳に追加

加算器３２は、ランダム値発生回路３０からのランダム値をＤＦＦ２８のＱ出力の上位Ｎビットに加算し、加算結果を比較回路２４に印加する。 - 特許庁

The DFF 28 latches the output of the adder 26 in accordance with rising and falling of an enable signal EN from the comparator circuit 24 and the reference clock CLK_ref.例文帳に追加

ＤＦＦ２８は、比較回路２４からのイネーブル信号ＥＮと基準クロックＣＬＫ_ｒｅｆの立ち上がりと立ち下がりに従い、加算器２６の出力をラッチする。 - 特許庁

Thereby the DFF 306 and the DFF 308 are operated in the rise and the fall of the double multiplication output 305 respectively to generate excellent each output signal 3010 and 3011 provided with the phase difference of 90° in the half frequency to the double multiplication output 305 by two clock division circuits 309 designed according to this structure.例文帳に追加

これにより、ＤＦＦ３０６は２逓倍出力３０５の立ち上がりで、またＤＦＦ３０８は２逓倍出力３０５の立ち下がりで動作し、この構成による２分周回路３０９により、２逓倍出力３０５に対し１／２の周波数で各々良好な９０°の位相差を持つ出力信号３０１０、３０１１が生成される。 - 特許庁

In case of a single input system, a single input circuit 18 fetches an ODD data by a DFF 44, from a data signal for fetching the ODD data input to the P-side input terminal 12, and also fetches an EVEN data by a DFF 45, from a data signal for fetching the EVEN data input to the N-side input terminal 14.例文帳に追加

シングル入力方式の場合には、シングル入力回路１８は、Ｐ側入力端子１２に入力されたＯＤＤデータを取り込むためのデータ信号からＤＦＦ４４がＯＤＤデータを取り込むと共に、Ｎ側入力端子１４に入力されたＥＶＥＮデータを取り込むためのデータ信号からＤＦＦ４５がＥＶＥＮデータを取り込む。 - 特許庁

Immediately after the start of ABS operation, the DPE signal output from the DPFD 102 is recorded in the DFF as a signal expressing an initial phase difference in an internal circuit of the DPFD 102.例文帳に追加

ＡＢＳ動作開始直後に、ＤＰＦＤ１０２が出力するＤＰＥ信号はＤＰＦＤ１０２の内部回路の初期位相差を表すものであるとしてＤＦＦに記録する。 - 特許庁

A control part 25 generates an FR signal identifying a front frame and a rear frame from a DFF signal contained in transmission data in TEEE 1394 and a frame synchronizing signal.例文帳に追加

制御部２５は、ＩＥＥＥ１３９４の伝送データに含まれているＤＦＦ信号と、フレーム同期信号とから、フロントフレームと、リアフレームとを識別するＦＲ信号を生成する。 - 特許庁

Thus, even when power is intermittently supplied to the dynamic section 43 depending on a change in the clock signal, a leakage current of the DFF 42 latching the data can be reduced without missing the data.例文帳に追加

よって、クロック信号の変化に応じて、ダイナミック部４３へ間欠的に電源供給しても、データを消失することなくＤＦＦ４２のデータ保持時のリーク電流を低減することができる。 - 特許庁

In comparative selector circuits A126 and B127, a maximum value and a minimum value are excluded from four pieces of pixel data of pixel data from DFF 113 and 115 and two pieces of pixel data rearranged in (2) (3).例文帳に追加

（３）比較選択回路Ａ１２６と比較選択回路Ｂ１２７は、ＤＦＦ１１３，１１５からの画素データと（２）で並べ替えた２つの画素データとの４つの画素データから、最大値と最小値を除く。 - 特許庁

A DFF 18 of which the Q output is fed back and connected to the D input by an inverter 20, shifts the Q output from high to low or inversely in accordance with the enable signal and the reference clock CLK_ref.例文帳に追加

インバータ２０によりＱ出力がＤ入力に帰還接続されるＤＦＦ１８は、イネーブル信号と基準クロックＣＬＫ_ｒｅｆに従いＱ出力をハイからロー又はその逆に遷移する。 - 特許庁

An OR circuit OR 2 is provided between a master circuit 12a and a solve circuit 12b configuring a DFF 2, and an output signal from a master circuit 14a can be fed back to the OR circuit OR 2.例文帳に追加

ＤＦＦ２を構成するマスタ回路１２ａとスレーブ回路１２ｂの相互間にオア回路ＯＲ２を設け、このオア回路ＯＲ２にマスタ回路１４ａの出力信号をフィードバック可能としている。 - 特許庁

The digital frequency comparator 103-1 performs ABS by using a signal obtained by subtracting the initial phase error recorded in the DFF from an input DPE signal, thereby achieving high-speed and stable ABS operation.例文帳に追加

以後デジタル周波数比較器１０３−１は入力されるＤＰＥ信号からＤＦＦに記録された初期位相誤差を引いたものでＡＢＳを行い、高速かつ安定したＡＢＳ動作の実現を図る。 - 特許庁