「gate-array」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

The nonvolatile semiconductor memory device is constituted of a memory sub-array with a memory cell unit, constituted of a series connection of a memory cell with one floating gate and one select transistor and a transistor, wherein the gate oxide film of a gate line driving transistor STD of a select transistor is thinner than a gate oxide film of a control gate line driving transistor CGD.例文帳に追加

１個の浮遊ゲートを持つメモリセルと１個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイと、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲート酸化膜厚の方が、コントロールゲート線駆動用トランジスタＣＧＤのゲート酸化膜厚よりも薄いトランジスタで構成される不揮発性半導体記憶装置である。 - 特許庁

The thin film transistor array comprises a substrate, a gate electrode, gate wiring, a gate insulating film, a source electrode, source wiring, a drain electrode, a pixel electrode, a semiconductor, an interlayer dielectric having an opening, a capacitor electrode, capacitor wiring, and an upper pixel electrode.例文帳に追加

薄膜トランジスタアレイは、基板、ゲート電極、ゲート配線、ゲート絶縁膜、ソース電極、ソース配線、ドレイン電極、画素電極、半導体、開口部を有する層間絶縁膜、キャパシタ電極、キャパシタ配線及び上部画素電極を備えている。 - 特許庁

A memory cell in the memory cell array is provided with a floating gate type cell transistor CT for storing charges in a floating gate to store data, and a selection gate transistor having a drain connected to the source of the cell transistor and a source connected to a source line SL.例文帳に追加

上記メモリセルアレイ中のメモリセルは、フローティングゲートに電荷を蓄積してデータを記憶するフローティングゲート型のセルトランジスタＣＴと、ドレインが上記セルトランジスタのソースに接続され、ソースがソース線ＳＬに接続された選択ゲートトランジスタとを有する。 - 特許庁

An adaptive array antenna is installed on the ground at a center part of a gate, and wireless communication with a BAN terminal of a passenger using BAN.例文帳に追加

アダプティブアレーアンテナをゲートの地面中央に設置し、ＢＡＮを用いて乗客が携帯するＢＡＮ端末と無線通信する。 - 特許庁

The MPU 9 reads circuit data from an ROM 23, and writes the circuit data in an FPGA(field programmable gate array) or a PLD(programmable logic device) as a logic device 22.例文帳に追加

ＭＰＵ９は、ＲＯＭ２３から回路データを読み出し、ロジック・デバイス２２としてのＦＰＧＡあるいはＰＬＤ等に書き込む。 - 特許庁

I/O cells 12 and 13, a boundary scan circuit 16, a controller 17 and an inner circuit 18 are arranged inside a gate array chip 11-2.例文帳に追加

ゲートアレイチップ１１−２内には、Ｉ／Ｏセル１２，１３、バウンダリスキャン回路１６、コントローラ１７及び内部回路１８が配置される。 - 特許庁

To provide an optical amplifier for coping with both of control of optical amplifying and update of FPGA (field programmable gate array) without increasing the number of FPGA.例文帳に追加

ＦＰＧＡの数を増やすことなく、光増幅の制御とＦＰＧＡのアップデートを両立するための光増幅装置を提供する。 - 特許庁

A floating gate type electric field effect transistor Tr connected to a word line and a bit line is arranged on a memory cell array in the form of a matrix.例文帳に追加

メモリセルアレイには、ワード線とビット線とに接続された浮遊ゲート型電界効果トランジスタＴｒをマトリクス状に配置している。 - 特許庁

Electrically reconfigurable gate array(ERCGA) logic chips are connected to one another via reconfigurable interconnections.例文帳に追加

複数の電気的に再構成可能なゲートアレイ（ＥＲＣＧＡ）論理チップは、再構成可能な相互接続を介して相互に接続されている。 - 特許庁

In a cell contact pad system, a continuous dummy cell contact pad which intersects a cell gate electrode is formed in the outer circumference of a memory cell array.例文帳に追加

セルコンタクトパッド方式において、メモリセルアレイの外周部にセルゲート電極と交差し、連続するダミーのセルコンタクトパッドを形成する。 - 特許庁

ARRAY WITHOUT CONTACT POINT AND ISOLATION OF NONVOLATILE MEMORY CELL, EACH HAVING FLOATING GATE FOR CHARGE STORAGE, AND MANUFACTURING METHOD AND ITS USAGE例文帳に追加

各々が電荷蓄積用浮遊ゲートを持つ不揮発性メモリセルのアイソレーションの無い接点の無い配列、その製造方法及び使用方法 - 特許庁

When a switch group 1 is operated under waiting state of the CPU 5, an interruption signal I2 is delivered from a gate array 6 to the CPU 5.例文帳に追加

ＣＰＵ５が待機状態のときに、スイッチ群１を操作すると、ゲートアレイ６から割り込み信号Ｉ２がＣＰＵ５に与えられる。 - 特許庁

To provide a self alignment method for forming a semiconductor memory array constituted of a plurality of floating gate memory cells on a semiconductor substrate.例文帳に追加

複数のフローティングゲートメモリセルからなる半導体メモリアレイを半導体基板に形成するための自己整合方法を提供する。 - 特許庁

To provide a logic gate array manufacturable in a very short turnaround time and adapted to realize an apparatus for spike train processing.例文帳に追加

非常に短いターンアラウンド時間で製造可能な、スパイク列処理のための装置を実現するのに好適な論理ゲートアレイを提供する。 - 特許庁

Each spacer abuts against at least one end part of a gate layer line and a source layer line on the thin-film transistor array substrate.例文帳に追加

該スペーサは、薄膜トランジスタアレイ基板上の少なくともゲート層線とソース層線との内の一つの縁部に対して当接している。 - 特許庁

The programmable gate array (FPGA) devices 10 use a programmable mutual connector 12 and are connected to each other.例文帳に追加

この方法と装置は、ゲートレベル記述、行動記述、構造記述またはこれらの組み合わせを含む論理設計とともに使用できる。 - 特許庁

In parallel to the writing to the SDRAM 20, the contents data in the SDRAM 20 are transferred to a decoder 21 under the control of a gate array 18.例文帳に追加

ＳＤＲＡＭ２０への書き込み並行して、ゲートアレイ１８の制御によって、ＳＤＲＡＭ２０内のコンテンツデータがデコーダ２１へ転送される。 - 特許庁

To reduce human cost and a test time to be required for a scanning test when the scanning test is performed for a part of a gate array block.例文帳に追加

ゲートアレイブロックの一部に対してスキャンテストを実施する場合に、テストに要する人的なコストおよびテスト時間を短縮化できる。 - 特許庁

Digital image processing in an effective pixel period is performed while 1st internal logic description is written in a field programmable gate array 106.例文帳に追加

フィールドプログラマブルゲートアレイ１０６に第１の内部論理記述を書き込んだ状態で有効画素期間のディジタル画像処理を行う。 - 特許庁

A floating gate electrode FG for information charge storage is provided in a memory cell array MR on a principal plane of a semiconductor substrate 1S.例文帳に追加

半導体基板１Ｓの主面のメモリセルアレイＭＲには情報電荷蓄積用の浮遊ゲート電極ＦＧが配置されている。 - 特許庁

BIDIRECTIONAL SPLIT GATE NAND FLASH MEMORY STRUCTURE, ARRAY, PROGRAMMING METHOD OF THE SAME, ERASING METHOD, READOUT METHOD AND MANUFACTURING METHOD例文帳に追加

双方向分割ゲートＮＡＮＤフラッシュメモリ構造及びアレイ、そのプログラミング方法、消去方法及び読み出し方法、並びに、製造方法 - 特許庁

MEMORY CIRCUIT USING SPIN MOSFET, PATH TRANSISTOR CIRCUIT WITH MEMORY FUNCTION, SWITCHING BOX CIRCUIT, SWITCHING BLOCK CIRCUIT, AND FIELD PROGRAMMABLE GATE ARRAY例文帳に追加

スピンＭＯＳＦＥＴを用いたメモリ回路、メモリ機能付きパストランジスタ回路、スイッチングボックス回路、スイッチングブロック回路、およびフィールドプログラマブルゲートアレイ - 特許庁

To reduce the facility investments of each semiconductor maker, and to realize the differentiation of those semiconductor makers in a gate array industry.例文帳に追加

ゲートアレイ業界において、各半導体メーカーの設備投資を低減し、かつ各半導体メーカーの間で差別化できるようにすること。 - 特許庁

To manufacture a gate array comprising firm macrocells efficiently while shortening the manufacturing time.例文帳に追加

ファームマクロセルを含んだゲートアレイを効率良く製造でき且つ工程期間を短縮できる半導体装置及びその製造方法を提供する。 - 特許庁

Chapter 3, Hardware Specification, by Advanced Wireless Technologies, provides specifications for the custom gate array chips, and the boards that carry them, from a hardware designer's point of view. 例文帳に追加

第三章ハード仕様（Advanced Wireless Technologies著）は、ゲートアレイのカスタムチップと、それをのせるボードについて、ハード設計者の観点から説明している。 - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』

The cell gate-insulating film 14 is patterned to leave the film 14 on a first region of a cell array region a and expose a second region of a cell array region a and a peripheral circuit region b.例文帳に追加

セルゲート絶縁膜１４をパターニングしてセルアレイ領域ａの第１領域上にセルゲート絶縁膜１４を残して、セルアレイ領域ａの第２領域及び周辺回路領域ｂを露出させる。 - 特許庁

In an integrated circuit which is composed of an array-like standard cell logic having an auxiliary gate logic scattered in itself, the auxiliary gate logic can be connected to the standard cell logic through an upper level conductor.例文帳に追加

自身内に散在した予備ゲート論理を有するアレイ状の標準セル論理からなる集積回路において、予備ゲート論理は、上位レベルコンダクタを通して標準セル論理に接続可能である。 - 特許庁

In the upper part of a memory cell region where a transistor array of the stack type gate structure including a stray gate is formed, a barrier including Ti covering the memory cell region is formed and a passivation layer is also formed at the upper part thereof.例文帳に追加

浮遊ゲートを持つスタック型ゲート構造のトランジスタアレイが形成されたメモリセル領域の上方に、メモリセル領域を覆うＴｉ含有バリアを形成し、その上方にパッシベーション層を形成する。 - 特許庁

The display device is an active matrix FED display device whose pixel has an individual extraction gate electrode, an emitter array, a driving transistor which is connected to the emitter array in series, a potential control circuit which controls the potential of the extraction gate electrode, and a circuit which includes a switching element and a voltage holding element.例文帳に追加

アクティブ型ＦＥＤ表示装置であって、画素は、独立された引き出しゲート電極と、エミッタアレイと、エミッタアレイに直列に接続された駆動トランジスタと、引き出しゲート電極の電位を制御する電位制御回路と、スイッチ素子と電圧保持素子を含む回路を有する。 - 特許庁

To provide a TFT-LCD array substrate, wherein the array substrate includes a plurality of gate lines and a plurality of data lines, formed on a substrate; a plurality of pixel regions are defined by the gate lines and the data lines; and each of the pixel regions comprises a pixel electrode and a thin-film transistor serving as a switching element.例文帳に追加

基板に形成された複数のゲートライン及び複数のデータラインを含み、ゲートラインとデータラインにより複数の画素領域が画定され、画素領域ごとに画素電極及びスイッチング素子としての薄膜トランジスタが形成されるＴＦＴ−ＬＣＤアレイ基板を提供する。 - 特許庁

The word line pattern is formed by patterning a floating gate pattern 57a covering the first active region 53a, a first gate interlayer insulating film 64a formed on the whole surface of a cell array region having the floating gate pattern and a second conducting film 69 formed on the first gate interlayer insulating film 64a.例文帳に追加

ワードラインパターンは第１活性領域５３ａを覆う浮遊ゲートパターン５７ａ、浮遊ゲートパターンを有するセルアレイ領域の全面に形成された第１ゲート層間絶縁膜６４ａ及び第１ゲート層間絶縁膜６４ａの上に形成された第２導電膜６９をパターニングして形成する。 - 特許庁

To reduce a layout area of each cell of a standard cell system or a gate array cell system in a semiconductor integrated circuit including an optical sensor.例文帳に追加

光センサを有する半導体集積回路におけるスタンダードセル方式またはゲートアレイセル方式の各セルのレイアウト面積を低減する。 - 特許庁

The high-voltage gate-insulating film 17 is patterned to expose the second region and a part of the peripheral circuit region b of the cell array region a.例文帳に追加

高電圧ゲート絶縁膜１７をパターニングして周辺回路領域ｂの一部分及びセルアレイ領域ａの第２領域を露出させる。 - 特許庁

A gate array 43 performs operation by means of hardware according to an FPGA data module stored in an FPGA data memory specified in a shift register 40.例文帳に追加

ゲートアレイ４３は、シフトレジスタ４０に指定されたＦＰＧＡデータメモリに記憶されたＦＰＧＡデータモジュールに従ってハードウェア的に演算を行う。 - 特許庁

To realize a verification supporting system in which a coordinative verification between a hardware and a software is made possible while effectively using a high speed property of an FPGA(Field Programmable Gate Array) emulator.例文帳に追加

ＦＰＧＡエミュレータの高速性を生かしながら、ハードウェアとソフトウェアの協調検証を可能にした検証支援システムを実現する。 - 特許庁

To highly efficiently and effectively utilize a circuit inside a semiconductor integrated circuit incorporating an FPGA(field programmable gate array) immediately after supplying power.例文帳に追加

ＦＰＧＡを内蔵した半導体集積回路内の回路を高効率かつ電源投入後から即時に有効利用できるようにする。 - 特許庁

To obtain a semiconductor device which can be improved in degree of integration and accuracy, can be reduced in power consumption, and is formed in a gate array type or ECA type.例文帳に追加

高集積化、低消費電力化、高精度化が可能な、ゲートアレイ方式あるいはＥＣＡ方式にて形成された半導体装置を得る。 - 特許庁

To disclose a cell that can be used as a dynamic memory cell for storing data used in programming a field programmable gate array (FPGA).例文帳に追加

フィールドプログラマブルゲートアレイ（ＦＰＧＡ）をプログラミングする上で使用されるデータを記憶するためのダイナミックメモリセルとして使用可能なセルが開示される。 - 特許庁

The transistor array substrate has a thin film transistor arranged in each of pixels constituted by combining gate lines and drain lines 6 like a grid.例文帳に追加

本発明に係るトランジスタアレイ基板は、ゲートラインとドレインライン６とを格子状に組んで構成した各画素に薄膜トランジスタを配したものである。 - 特許庁

To prevent a gate electrode of polysilicon from being charged with electricity in a process where a high-sensitivity semiconductor device which includes a memory array is manufactured.例文帳に追加

メモリ配列を含む高感度半導体装置の製造工程中にゲート電極を構成するポリシリコンなどが荷電するのを防止する。 - 特許庁

Besides, the threshold voltage in the MISFET of the memory part is set higher than the threshold voltage in the MISFET of the gate array part for about 0.1 V.例文帳に追加

また、メモリ部のＭＩＳＦＥＴのしきい値電圧を、ゲートアレイ部のＭＩＳＦＥＴのしきい値電圧よりも０．１Ｖ程度高く設定する。 - 特許庁

Gate parts 22a, 22b of a pool hopper 20 are provided openably and closably respectively along a direction substantially parallel to an array direction of pool hopper units 70.例文帳に追加

プールホッパ２０のゲート部２２ａ、２２ｂは、それぞれプールホッパユニット７０の配列方向と略平行な方向に開閉自在に設けられている。 - 特許庁

The method for forming the memory cell array comprises the step of forming a first floating gate region 42 between isolation regions 45 in a semiconductor substrate, the step of selectively forming a second floating gate region 48 only on the first floating gate region 42, the step of forming a dielectric layer 51 on at least the second floating gate region 48, and the step of forming a control gate layer 52 on the dielectric layer 51.例文帳に追加

アレイの形成方法は、半導体基板内のアイソレーション領域45間に、第1浮遊ゲート領域42を形成するステップと、第1浮遊ゲート領域42上のみに、第2浮遊ゲート領域48を選択的に形成するステップと、少なくとも第2浮遊ゲート領域48上に誘電層51を形成するステップと、誘電層51上に制御ゲート層52を形成するステップとを含む。 - 特許庁

The solid state imaging device consists of a pixel array wherein there are arranged a plurality of unit pixels each including a photodiode and an insulating gate field-effect transistor for photoelectric charge detection, and of a control circuit for controlling the operation of the pixel array.例文帳に追加

固体撮像装置は、フォトダイオードと光電荷検出用の絶縁ゲート型電界効果トランジスタとを有する単位画素が複数配列された画素アレイと、画素アレイの動作を制御する制御回路とを備える。 - 特許庁

To provide an array substrate for liquid crystal display device and its manufacture method in which a mask process is simplified by applying a top gate type thin film transistor to an array part and the yield is improved by shortening the process time.例文帳に追加

トップゲート型薄膜トランジスタをアレイ部に適用することでマスク工程を単純化し、工程時間の短縮による収率の改善できる液晶表示装置用アレイ基板及びその製造方法を提供する。 - 特許庁