「gate-array」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

Digital/analog converters 12 convert orthogonal digital base band signals I/Q from a gate array 11 into analog signals, an orthogonal modulation circuit 13 applies orthogonal modulation to the analog signals, a frequency conversion circuit 16 applies frequency conversion to the modulated signal, a high frequency amplifier 17 amplifies the frequency-converted signal and an antenna 18 transmits the amplified signal.例文帳に追加

ゲートアレイ１１からの直交デジタルベースバンド信号Ｉ／ＱをＤ／Ａ変換回路１２でアナログ変換し、直交変調回路１３で直交変調し、その変調信号を周波数変換回路１６で高周波変調信号に周波数変換し、高周波増幅器１７で増幅してアンテナ１８から送信する。 - 特許庁

The liquid crystal display includes contact hole parts on a gate line driving circuit and includes the light-shielding layer formed with a metal material on the color filter substrate, wherein an insulating film is formed to cover the light-shielding layer of the color filter substrate in an area facing the contact hole parts on the array substrate.例文帳に追加

ゲート線駆動回路にコンタクトホール部を有し、カラーフィルタ基板に金属材料により形成された遮光層を有する液晶表示装置において、アレイ基板上のコンタクトホール部に対向する領域において、カラーフィルタ基板の遮光層を覆って絶縁膜を形成することを特徴とする。 - 特許庁

The array substrate includes a base substrate 100, a plurality of pixel electrodes, a plurality of first conductive lines (gate lines 110), a plurality of second conductive lines (data lines 140), and semiconductor patterns 130 interposed between the first conductive lines and the second conductive lines at crossing parts of the first and second conductive lines.例文帳に追加

ベース基板１００、多数の画素電極、多数の第１導電配線（ゲート線１１０）、多数の第２導電配線（データ線１４０）、第１導電配線と第２導電配線の交差部において第１導電配線と第２導電配線の間に介在される半導体パターン１３０を含むことを特徴とする。 - 特許庁

When a position shift occurs, by collating the data near the doppler obtained by the scanning in the vibrator array direction and the data fetched by mechanical scanning beforehand, the direction of the shift and the amount of the shift are specified, a motor 2 is moved through a motor controller 9, and a gate position is corrected in the mechanical scanning direction.例文帳に追加

位置ずれを起こしたときには、振動子の配列方向の走査で得られるドプラ付近のデータと、あらかじめ機械走査で取り込んでおいたデータをつきあわせることで、ずれの方向と、ずれの量を特定し、モータ制御器９を介して、モータ２を動かし、ゲート位置の機械走査方向の補正を行なう。 - 特許庁

The semiconductor integrated circuit device is provided with a gate array part 12, in which a plurality of transistors 14 are included and an arbitrary circuit is constituted by forming wiring between the transistors, and at least one IP (intellectual property) part 13, which includes a plurality of transistors and a plurality of wirings connecting the transistors and has prescribed functions.例文帳に追加

複数のトランジスタ１４を含み、これら複数のトランジスタ相互間で配線が施されることで任意の回路が構成されるゲートアレイ部１２と、複数のトランジスタとこれら複数のトランジスタ相互を接続する複数の配線とを含み、所定の機能を有する少なくとも１つのＩＰ（Intellectual Property）部１３とを具備する。 - 特許庁

After this, a resist pattern 12 having openings 13 and 14 is formed at a part on an area with the gate electrode 6 of a desired NMOS within a memory cell array area A, and at a part on the film 4 positioned another circuit and the main circuit by using a mask for writing revised data.例文帳に追加

その後、改訂済みのデータ書き込み用マスクを用いて、メモリセルアレイ領域Ａ内の所望のＮＭＯＳのゲート電極６を中心とする領域上の部分及び他の回路と主回路との間に位置するフィールド酸化膜４上の部分に開口１３，１４を有するレジストパターン１２を形成する。 - 特許庁

A pair of bit lines are connected to a sense amplifier through an N channel type transistor, memory cells constituting a memory cell array are connected to the bit line pair, and the gate voltage of the N channel type transistor is set lower than a voltage obtained by adding the threshold value voltage amount of the N channel type transistor to the driving voltage of the memory cells.例文帳に追加

センスアンプは、センスアンプに一対のビット線対がＮチャネル型トランジスタ対を介して接続され、ビット線対には、メモリセルアレイを構成するメモリセルが接続され、Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧にＮチャネル型トランジスタのしきい値電圧分を加えた電圧よりは低い電圧に設定されている。 - 特許庁

In the case of manufacturing an opposed substrate 16 of a liquid crystal display element of the liquid crystal display device, first, a transparent conductive film 9 is formed onto an entire transparent substrate 1, and a hydrogen reduction processing is applied to a region of the transparent conductive film 9 placed on a gate electrode 2 of a TFT array substrate 15 to apply blackening processing to the region.例文帳に追加

液晶表示装置の液晶表示素子の対向基板１６の製造時には、まず透光性基板１上全体に透明導電膜９を成膜し、次に、ＴＦＴアレイ基板１５のゲート電極２上部に位置する透明導電膜９の領域を水素還元処理することにより黒化させる。 - 特許庁

To provide a data processor and its processing method capable of efficiently accelerating initial rise and improving the performance of a system by downloading only necessary configuration data to a configuration memory built in a field programmable gate array in accordance with required data processing to be executed.例文帳に追加

所望のデータ処理を実行する際に、そのデータ処理に応じて、必要なコンフィグレーション・データのみをフィールド・プログラマブル・ゲートアレイ内のコンフィグレーション用メモリにダウンロードすることにより、効率良く、初期の立ち上がりを高速化し、システム性能を向上させたデータ処理装置及びその処理方法を提供する。 - 特許庁

An array substrate provided with a plurality of pixels 26 each includes an SRAM 60 and an SRAM driving circuit constituted of a second thin film transistor 53 having a gate electrode, a semiconductor film and first and second electrodes connected to the semiconductor film and a third thin film transistor 54 is formed.例文帳に追加

ＳＲＡＭ６０と、ゲート電極、半導体膜、並びにこの半導体膜に接続された第１電極および第２電極を有した第２薄膜トランジスタ５３および第３薄膜トランジスタ５４で構成されたＳＲＡＭ駆動回路５０と、を含む複数の画素２６を備えたアレイ基板を形成する。 - 特許庁

In the structure wherein a color filter is formed at an upper part of an array substrate, black matrix is formed at the upper part of a thin film transistor, a gate wiring and a data wiring by using an opaque organic resin and first and second transparent electrodes are formed at the upper and the lower parts of the color filter as a center.例文帳に追加

アレイ基板の上部にカラーフィルターを構成する構造において、薄膜トランジスタとゲート配線及びデータ配線の上部に不透明な有機樹脂でブラックマトリックスを形成して、カラーフィルターを中心にして上部と下部に各々第１透明電極及び第２透明電極を形成する。 - 特許庁

A semiconductor device comprises: a plurality of transistors having a gate electrode extending in a first direction; transistor arrays 54 in which the plurality of transistors are disposed in a second direction crossing the first direction; and pad electrodes 50 that are disposed in the first direction of the transistor array and are electrically connected to source regions of the plurality of transistors.例文帳に追加

第１の方向に延在するゲート電極を有する複数のトランジスタを有し、複数のトランジスタが第１の方向と交差する第２の方向に配置されたトランジスタアレイ５４と、トランジスタアレイの第１の方向に配置され、複数のトランジスタのソース領域に電気的に接続されたパッド電極５０とを有する。 - 特許庁

In a pixel array part of a CMOS image sensor, a plurality of unit pixels 50 each including at least a photodiode 61, a transfer gate 62 transferring charge accumulated in the photodiode 61 to a floating diffusion region 63 and a reset transistor 64 resetting charge in the floating diffusion region 63, are arranged in a matrix in a plane.例文帳に追加

CMOSイメージセンサの画素アレイ部には、フォトダイオード６１と、フォトダイオード６１に蓄積された電荷を浮遊拡散領域６３に転送する転送ゲート６２と、浮遊拡散領域６３の電荷をリセットするリセットトランジスタ６４とを少なくとも備える複数の単位画素５０が２次元に配列されている。 - 特許庁

This is the active matrix type liquid crystal display device using a TFT array, a dummy passivation film 12 using the same material as a passivation film 7 in a TFT part is arranged in the neighborhood of the passivation film 7 in the TFT part at the position on a gate electrode 4 and also at the position not overlapped with a source electrode 9.例文帳に追加

ＴＦＴアレイを用いたアクティブマトリクス型液晶表示装置であって、ＴＦＴ部におけるパッシベーション膜７と同一の材料を用い、ＴＦＴ部におけるパッシベーション膜７の近傍であって、ゲート電極４上に位置するとともに、ソース電極９とは重ならない位置にダミーパッシベーション膜１２を配置する。 - 特許庁

In a designing stage for automatic disposition and wiring, a wiring connection region 13 having a plurality of conductive patterns is formed preliminarily (designed and disposed), along the arrangement of connection wires 111, 121 of the gate array IC circuit 11 and the macro cell 12 to collectively guarantee connection between the IC circuit 11 and the macro cell 12.例文帳に追加

そこで、自動配置配線の設計段階において、ゲートアレイ集積回路１１とマクロセル接続端部１２の各接続配線１１１，１２１の配列に沿うように、導電パターンを複数有する配線接続領域１３を予め構成（設計配置）し、両者の接続をまとめて保証する。 - 特許庁

Further, a wiring pattern determination means determines a wiring pattern giving the maximum output of the whole solar cell array based upon the calculated output characteristics of the individual solar cell modules, and the wiring patterns among the solar cell modules are optimized so as to obtain the maximum output by switching the gate units G1 to G12.例文帳に追加

さらに、算出された個々の太陽電池モジュールの出力特性に基づき、配線パターン決定手段が太陽電池アレイ全体の出力が最大になる配線パターンを決定し、ゲートユニットＧ１〜Ｇ１２の切換によって太陽電池モジュール間の配線パターンを最大出力が得られるように最適化する。 - 特許庁

This circuit is provided with the control I/F of a synchronous mask ROM 403 at the time of performing access by a CPU 401, an IC 405 for monitoring a power source, and a gate array 402 for generating a system reset signal for preventing the operation of this system until the end of setting in an MR, and for setting the optimal value in the MR.例文帳に追加

ＣＰＵ４０１のアクセスによるシンクロナスマスクＲＯＭ４０３の制御Ｉ／Ｆと、電源を監視する電源監視用ＩＣ４０５と、ＭＲ（モードレジスタ）に設定終了までにシステムを動作させないためのシステムリセット信号を生成して、ＭＲに最適な値をセットするゲートアレイ４０２とを有する。 - 特許庁

An imaging system comprises: a plurality of gate lines; a plurality of data lines; a common ground lines; a plurality of capacitors; and a pixel array alternately arranged so that the common ground line may be shared by the plurality of capacitors, and that the common ground line may be shared by at least two pixel lines or rows.例文帳に追加

イメージングシステムは、複数のゲートラインと、複数のデータラインと、共通グランドラインと、複数のキャパシタと、前記共通グランドラインが前記複数のキャパシタに共有され、前記共通グランドラインが少なくとも２つの画素の行又は列により共有されるように、互い違いに配列された画素のアレイと、を備える。 - 特許庁

A nonvolatile semiconductor memory device has one word gate 104 and a memory cell array 200 in which twin memory cells 100 having first and second nonvolatile memory cells 108A, 108B controlled by first and second control gates 106A, 106B are arranged respectively in the directions of column and row.例文帳に追加

不揮発性半導体記憶装置は、１つのワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより制御される第１，第２の不揮発性メモリセル１０８Ａ，１０８Ｂとを有するツインメモリセル１００を、列方向及び行方向にそれぞれ複数配列してなるメモリセルアレイ２００を有する。 - 特許庁

By designating the value to perform the logic emulation, the logical value is expressed with the plural physical signals (the round-up integer of Log2 < designated value) and by performing logic synthesis for dealing with multi-value and automatic arrangement/automatic wiring and mapping that information to a programmable gate array, the multivalued logic emulation can be performed.例文帳に追加

何値で論理エミュレーションを実施するかを指定することにより、論理値を複数（Ｌｏｇ２＜指定値＞の切り上げ整数）の物理信号で表現し、多値対応論理合成及び自動配置・自動配線を行い、その情報をプログラム可能ゲート・アレイにマッピングすることにより、多値論理エミュレーションを実行可能とする。 - 特許庁

To provide a layout design method for a gate array semiconductor integrated circuit that can prevent the occurrence of noise and malfunctions due to current flow between plural circuit blocks in a well in which each power supply need be separated, and a semiconductor integrated circuit based on the layout design method.例文帳に追加

ゲートアレイ方式の半導体集積回路装置において、電源分離が必要な複数の回路ブロック間にウェルを伝って電流が流れてしまうことによるノイズや誤動作の発生を防止するためのレイアウト設計方法および当該レイアウト設計方法によって配置された半導体集積回路装置を提供すること。 - 特許庁

A cell block MCBij constituted so that a plurality of unit cells in which both ends of a ferroelectric capacitor are connected to a source and a drain of a transistor are connected in series, one end is connected to a first terminal A through a selection gate and the other end is connected to a second terminal are arranged in a matrix state, so that a cell array 1 is constituted.例文帳に追加

トランジスタのソース、ドレインに強誘電体キャパシタの両端を接続してなる複数のユニットセルが直列接続され、その一端が選択ゲートを介して第１の端子Ａに接続され他端が第２の端子Ｂに接続されて構成されたセルブロックＭＣＢｉｊがマトリクス配列されてセルアレイ１が構成される。 - 特許庁

Since the drain electrode 9 is extended in a branch form in the area between the gate electrode 2a and the pixel electrode 10 where no wiring or an electrode pattern has conventionally existed, it is possible to reduce the light passing through the array substrate in the neighborhood of the TFT, and reduce the quantity of light reflected by the counter electrode of the filter substrate.例文帳に追加

従来、配線又は電極パターンのなかったゲート電極２ａと画素電極１０の間の領域にドレイン電極９が枝状に延長されているため、ＴＦＴ近傍においてアレイ基板を通過する光を減少させて、フィルタ基板の対向電極により反射される光の量を低減することができる。 - 特許庁

An array substrate of this liquid crystal device has auxiliary capacitance lines 52, auxiliary capacitance electrodes 61 which are oppositely disposed on the under layer of the auxiliary capacitance lines via gate insulating films 62 and, thereby, form auxiliary capacitance and connecting wiring 80 which connect pixel TFTs 75, pixel electrodes 53 and the auxiliary capacitance electrodes with each other.例文帳に追加

液晶表示装置のアレイ基板は、補助容量線５２と、ゲート絶縁膜６２を介して補助容量線の下層に対向配置されることにより補助容量を形成する補助容量電極６１と、画素ＴＦＴ７５、画素電極５３、及び補助容量電極を互いに連結する連結配線８０とを有している。 - 特許庁

It has the cold cathode array 1 which carries out electric-field discharge of the electron, a gate electrode 2 which controls electric-field discharge, and a cold cathode electron gun which has a first selection electrode 4 arranged at these circumferences, and has a second selection electrode 5 prepared and countered to the first choice electrode 4.例文帳に追加

この電子ビームの広がりを抑える手段として、ディスク状又はリング状の冷陰極アレイと同一平面上に収束電極を設ける手段があるが、電子ビームの射出位置と収束電極との距離が異なると、電子ビームが受ける収束力が異なり、全ての電子ビームを均一に収束することは困難であった。 - 特許庁

In hierarchical bit line structure provided with a main bit line and a sub-bit line, whole chip size can be reduced by arranging a serial diode switch requiring no additional gate control signal and a unit serial diode cell comprising a nonvolatile ferroelectric capacitor between the word line and the sub-bit line so as to realize the cross point cell array.例文帳に追加

本発明は、メインビットラインとサブビットラインを備える階層的ビットライン構造において、別途のゲート制御信号が不要な直列ダイオードスィッチと不揮発性強誘電体キャパシタからなる単位直列ダイオードセルをワードラインとサブビットラインとの間に配置してクロスポイントセルアレイを具現することにより、全体的なチップサイズを縮小することができる。 - 特許庁

This biopolymer analysis chip 1 is equipped with a transparent substrate 17, a solid imaging device 3 formed by arraying double gate transistors 20 in a two-dimensional array shape on the transparent substrate 17, a reflection prevention film 35 formed on the light receiving surface of the solid imaging device 3, and spots 60, 60 scattered in a matrix form on the surface of the reflection prevention film 35.例文帳に追加

生体高分子分析チップ１は、透明基板１７と、透明基板１７上においてダブルゲートトランジスタ２０を二次元アレイ状に配列してなる固体撮像デバイス３と、固体撮像デバイス３の受光面上に成膜された反射防止膜３５と、反射防止膜３５の表面上においてマトリクス状に点在したスポット６０，６０，…と、を具備する。 - 特許庁

In the array substrate for fringe field switching mode liquid crystal display devices, each of many openings has a major axis parallel with a data line and a minor axis parallel with a gate line, and a center portion of each opening overlaps a pixel electrode, and at least one end of short-side faces along the major axis of each opening protrudes beyond the pixel electrode.例文帳に追加

本発明のフリンジフィールドスイッチングモードの液晶表示装置用アレイ基板は、多数の開口部各々は、データ配線に平行な長軸とゲート配線に平行な短軸を有し、各開口部の中央部は、画素電極と重なって、各開口部の長軸の短側面の少なくとも一端は、画素電極の外側へと突出されることを特徴とする。 - 特許庁

The reflection opening part is formed so that it is overlapped on at least a part of a signal line S for supplying an electrical signal to the pixel or a gate line G for driving a switching element arranged in each pixel and includes a pixel array such that in-pixel arrangements, in between adjacent pixels, the opening part B and the opening part A are different.例文帳に追加

透過開口部Ｂと反射開口部Ａの画素内の配置が隣接する画素間で異なるような画素配列を含み、さらに、画素に電気信号を供給するための信号線Ｓ、若しくは各画素に配置されたスイッチング素子を駆動するためのゲート線Ｇの少なくとも一部に重なるように反射開口部が形成されている。 - 特許庁

This image pickup element has a plurality of light receiving sensors 11 and vertical transfer registers 12 arranged on one side of a light receiving sensor array, and insulation films 21 thicker than the gate insulation films 16 are formed just under ends of transfer electrodes 17A, 17C on first layer, and 17B, 17D on second layer arranged between vertically adjacent light receiving sensors 11.例文帳に追加

複数の受光センサ部１１と各受光センサ列の一側に配されて垂直転送レジスタ１２を有し、垂直方向に隣り合う受光センサ部１１間上に１層目及び２層目の転送電極１７Ａ及び１７Ｃ，１７Ｂ及び１７Ｄが転送電極１７の端部直下にゲート絶縁膜１６より厚い絶縁膜２１が形成されて成る。 - 特許庁

Each processing circuit which can be arbitrarily programmed by recombining the wiring of a gate array based on applied constitution information executes a series of operations for executing prescribed processing to picture data based on a set program by controlling the starting timing of the series of operations according to the operating state of the other image processing circuit.例文帳に追加

与えられた構成情報に基づきゲートアレイの配線を組み替えて任意にプログラム可能な各画像処理回路が、プログラム設定され且つそのプログラムに基づき画像データに対して所定の処理を施す一連の動作を実行するに際し、他方の画像処理回路における動作状態に応じて、上記一連の動作の開始タイミングを制御する。 - 特許庁

The post spacers on the black matrix are disposed at both sides of the horizontal or longitudinal lines at the intersections of the horizontal lines with the longitudinal lines of the black matrix, and are disposed at both sides of the data scanning lines at the intersections of the gate scanning lines with the data scanning lines after a color filter substrate is disposed opposite a thin film transistor array substrate.例文帳に追加

ブラックマトリクスにおける柱状スペーサは、ブラックマトリクス上の横方向ラインと縦方向ラインの交差位置であって、横方向ライン又は縦方向ラインの両側に位置し、カラーフィルタ基板を薄膜トランジスタアレイ基板と対向して配置した後、柱状スペーサは、ゲート走査ラインのデータ走査ラインとの交差位置であって、データ走査ラインの両側にも位置する。 - 特許庁

The semiconductor integrated circuit device is constituted so as to avoid securing a contact area in advance for arranging a contact for connection to the respective gates of p-MOS transistors 12a, 12b and n-MOS transistors 14a and 14b in the base cell 11, in the gate array type semiconductor integrated circuit device by a master slice system.例文帳に追加

本発明の半導体集積回路装置は、マスタースライス方式によるゲートアレイ型の半導体集積回路装置において、ベースセル１１に、ｐ−ＭＯＳトランジスタ１２ａ、１２ｂ及びｎ−ＭＯＳトランジスタ１４ａ、１４ｂの各ゲートへの接続用のコンタクトを配設するためのコンタクト領域を予め確保しないように構成したものである。 - 特許庁

The memory cell array is provided with a first memory cell area where data are written according to whether or not electrons 90 are injected into a floating gate 29 of a memory transistor 23 and a second memory cell area where data are written according to whether or not a p-type impurity area 55 functioning as a channel area is formed in a memory transistor 43.例文帳に追加

メモリセルアレイは、メモリトランジスタ２３のフローティングゲート２９に電子９０が注入されるか否かでデータの書き込みが行われる第１のメモリセル領域と、メモリトランジスタ４３にチャネル領域として機能するｐ型の不純物領域５５が形成されるか否かでデータが書き込まれる第２のメモリセル領域とを有している。 - 特許庁

A frequency multiplication circuit 17 counts, by a counter data latch circuit, time equivalent to the period of a reference clock signal PREF on the basis of an oscillation signal RCK outputted from a ring oscillator, generates multiplication clock signals POUT from the counting data and multiplication number setting data by using DCO and supplies them to CPU 12, a memory 13 and a gate array 14.例文帳に追加

周波数逓倍回路１７は、リングオシレータより出力される発振信号ＲＣＫに基づいて、基準クロック信号ＰREF の周期に相当する時間をカウンタ・データラッチ回路によりカウントし、そのカウントデータと逓倍数設定データから逓倍クロック信号ＰOUT をＤＣＯにより生成して、ＣＰＵ１２，メモリ１３及びゲートアレイ１４に供給する。 - 特許庁

At the time of initialization, configuration data prepared for all areas of the configuration memory (RAM) 153 built in the field programmable gate array(FPGA) 150 and previously stored in a file storage device 140 are downloaded to the RAM 153 through a system memory 120 and then only configuration data necessary for data processing are downloaded to a part of the RAM 143.例文帳に追加

初期化時に、ファイル記憶装置１４０に予め格納されているフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）１５０内のコンフィグレーション用メモリ（ＲＡＭ）１５３全領域分のコンフィグレーション・データを、システムメモリ１２０を介してＲＡＭ１５３にダウンロードし、その後、データ処理に必要なコンフィグレーション・データのみをＲＡＭ１５３の一部にダウンロードする。 - 特許庁

The erasion operation control device 10 of a flash memory is provided with a common discharge circuit section 20 connecting electrically and directly at least one out of a source part CSL, a drain part CBL, and a substrate part CWL constituting respective cell MC00-MCmn constituting a cell array 9 of a flash memory circuit, and a gate part WL during erasion operation in the flash memory.例文帳に追加

フラッシュメモリ回路のセルアレイ９を構成するそれぞれのセルＭＣ００〜ＭＣｍｎを構成するソース部ＣＳＬ、ドレイン部ＣＢＬ及び基板部ＣＷＬの少なくとも一つと、ゲート部ＷＬとを当該フラッシュメモリに於ける消去動作中に電気的に直接接続させる共通放電回路部２０が設けられているフラッシュメモリの消去動作制御装置１０。 - 特許庁

To provide a matrix array substrate which is used for a plane display device, etc., includes contact holes integrally penetrating gate insulating films and interlayer insulating films and patterns for forming auxiliary capacitors(Cs) to be superposed on scanning lines 11 and is capable of preventing the shorting between pixel electrodes 52 and the scanning line 11 and between the pixel electrodes 52 and preventing the fluctuation in the auxiliary capacitors.例文帳に追加

平面表示装置等に用いられるマトリクスアレイ基板であって、ゲート絶縁膜及び層間絶縁膜を一括して貫くコンタクトホールと、走査線１１に重ねられる補助容量（Ｃｓ）形成用パターンとを含むものにおいて、画素電極５２と走査線１１との間や画素電極５２間における短絡を防止でき、かつ、補助容量の変動を防止できるものを提供する。 - 特許庁

The method for manufacturing a semiconductor device comprises a step for preparing a firm macrochip 11, a step for preparing an IC chip 10 having an area 13 for mounting the firm macrochip and an area 15 where a gate array is formed, and a step for mounting the firm macrochip 11 in the mounting area 13 of the IC chip 10.例文帳に追加

本発明に係る半導体装置の製造方法は、ファームマクロが作り込まれたファームマクロチップ１１を準備する工程と、前記ファームマクロチップを搭載するための搭載領域１３及びゲートアレイが形成された領域１５を有するＩＣチップ１０を準備する工程と、前記ＩＣチップ１０における搭載領域１３に前記ファームマクロチップ１１を実装する工程と、を具備するものである。 - 特許庁

This device is provided with a field programmable gate array 11 which is rewritable in on-board state, is provided with a main function as a programmable controller and performs processing to a sequence instruction and a microprocessor 3 which has a network interface function executable parallelly with the operation of the main function of the programmable controller and performs processing to a microprocessor instruction besides a sequence instruction.例文帳に追加

オンボードにて書替え可能であり、プログラマブルコントローラとしての主要機能を備え、シーケンス命令に対する処理を行うフィールドプログラマブルゲートアレイ１１と、前記プログラマブルコントローラとしての主要機能の動作と並列的に実行可能なネットワークインタフェース機能を有し、前記シーケンス命令以外のマイクロプロセッサ命令に対する処理を行うマイクロプロセッサ３を備える。 - 特許庁

The semiconductor storage device includes: a memory cell array 11 composed of memory cells 21 arranged in a matrix; an X decoder 12 providing a prescribed voltage to gate terminals of the memory cells 21; a Y decoder 13 providing a prescribed voltage to source and drain terminals of the memory cells 21; and a BIST module performing the test by providing a signal to the X decoder 12 and the Y decoder 13.例文帳に追加

半導体記憶装置は、マトリックス状に配置されたメモリセル２１から構成されるメモリセルアレイ１１と、メモリセル２１のゲート端子を所定の電圧とするＸデコーダ１２と、メモリセル２１のソース端子及びドレイン端子を所定の電圧とするＹデコーダ１３と、Ｘデコーダ１２及びＹデコーダ１３に信号を与えて試験を行なうＢＩＳＴモジュールを有している。 - 特許庁

When a TFT array substrate is irradiated only once with laser light having a wavelength of 0-355 nm, a pulse width of 5-200 nsec and an energy in the range of 0.16-0.6 mJ/mm^2, only the pixel electrode 5 can be cut off selectively without having any effect on the underlying gate line 1, source line 3, TFT 6 and common capacitive line 2.例文帳に追加

また、波長が０を超え３５５ｎｍ以下、パルス幅が５〜２００ｎｓｅｃ、エネルギーが０．１６〜０．６ｍＪ／ｍｍ^2の範囲であるレーザー光を１回のみ照射するようにすると、画素電極５の下に存在するゲート配線１、ソース配線３、ＴＦＴ６および共通容量配線２に影響を与えることなく、画素電極５のみを選択的に切断しやすい。 - 特許庁

A switching circuit 21, having a MOSFET 9, is provided with a light-emitting element 6 that is lighted or put out in response to an input signal and with an avalanche photodiode array 7 consisting of a single avalanche photodiode or more in series connection, receiving a light from the light-emitting element 6 and connected between a gate G and a drain D of the MOSFET 9.例文帳に追加

ＭＯＳＦＥＴ9 を有するスイッチ回路21は、入力信号に応答して点灯若しくは消灯する発光素子6 と、発光素子6 からの光を受光する１個又は直列接続された複数個のアバランシェフォトダイオードから成るアバランシェフォトダイオードアレイ7 であって、ＭＯＳＦＥＴ9 のゲートG とドレインD との間に接続されるアバランシェフォトダイオードアレイ7 とを備えて成る。 - 特許庁

This semiconductor memory is provided with a memory cell array in which memory strings including selection transistors and plural memory cells which are coupled with the transistors and have electric charge catching circuits in gate insulating films respectively are arranged in a matrix shape and a bias circuit 12 which supplies a prescribed potential to gates of memory cells to be coupled with nonselected selection transistors when selection transistors are nonselected.例文帳に追加

選択トランジスタ、およびこの選択トランジスタに結合され、それぞれがゲート絶縁膜中に電荷捕獲回路を有する複数のメモリセルとを含むメモリセルストリングがマトリクス状に配置されたメモリセルアレイと、選択トランジスタが非選択のときに、この非選択な選択トランジスタに結合されるメモリセルのゲートに、所定の電位を供給するバイアス回路１２とを具備することを特徴としている。 - 特許庁

A signal transmission/reception processing field programmable gate array FPGA 141 applies reception processing to a state report signal from a transmitter-receiver by transferring state information to an area in a state monitor table 17 corresponding to a transmission source address in the signal so as to relieve a processing load of a control program by avoiding interruption to the control program of a monitor controller 14 at the time of reception.例文帳に追加

送受信装置からの状態報告信号について、信号送受信処理用ＦＰＧＡ１４１は、信号内の送信元アドレスに対応した状態監視テーブル１７内の領域に状態情報を転送することで受信処理を行い、監視制御装置１４の制御プログラムに対して受信時の割り込みを行わないことで制御プログラムの処理を軽減する。 - 特許庁