「interrupt control register」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

This control register 203 has a hold request bit (IDL-REQ) 31 and an interrupt request bit (INT-REQ) 37.例文帳に追加

制御レジスタ２０３は、ホールドリクエストビット（IDL-REQ）３１及び割り込みリクエストビット（INT-REQ）３７を有している。 - 特許庁

When information showing that the value of the register is not to be retreated is set in the predetermined register within the register file 115, an interrupt control part 117 causes an instruction fetching part 102 to fetch an instruction code corresponding to the interrupt routine without causing the value of the register to be retreated during the execution of an interrupt sequence.例文帳に追加

割込み制御部１１７は、レジスタの値を退避しないことを示す情報がレジスタファイル１１５内の所定レジスタに設定されている場合には、割込みシーケンス実行中にレジスタの値を退避せずに命令フェッチ部１０２に割込みルーチンに対応する命令コードをフェッチさせる。 - 特許庁

When an interrupt request is generated, the counter 1 of a corresponding bit of an interrupt control register 2 is increased, and when a host resets the register 2, the counter 1 is decremented.例文帳に追加

割込み要求が発生すると割込み制御レジスタ２の対応するビットのアップダウンカウンタ１をインクリメントし、ホストが割込み制御レジスタ２をリセットするとアップダウンカウンタ１をデクリメントする。 - 特許庁

An interrupt control part supplies, upon receipt of data by a packet receiving part, interrupt request information to a CPU until interrupt processing according to all pieces of interrupt factor information stored in a status register is completed.例文帳に追加

割り込み制御部は、パケット受信部によってデータが受信されると、ステータスレジスタに記憶された全ての割り込み要因情報に応じた割込処理が終了するまでの期間、ＣＰＵに割り込み要求情報を供給する。 - 特許庁

An interrupt control circuit is provided with a means for registering the interrupt register address of each function module, a means for fetching the status of an interrupt source instead of a CPU when interruption is generated and a means for returning a preliminarily fetched value to the CPU when the lead operation of the interrupt register is generated by the CPU.例文帳に追加

本発明の割込み制御回路は、各機能モジュールの割込みレジスタアドレスを登録する手段を有し、割込み発生時に、ＣＰＵに代わって割込みソースの状態をフェッチする手段と、ＣＰＵが前記割込みレジスタのリード動作を発生させると、予めフェッチしておいた値をＣＰＵに返す手段で構成される。 - 特許庁

The control terminals of a motor or the like are directly controlled using an interrupt function based on a timer, especially, an interrupt which occurs when a timer counter and a register match each other and an interrupt which occurs when a timer overflows, from among interrupt function usually provided in microcomputers.例文帳に追加

通常マイコンが持っている割り込み機能の内、タイマによる割り込み機能、特にタイマカウンタとレジスタが一致したときに発生する割り込みとタイマがオーバーフローしたときに発生する割り込みを用いてモータ等の制御端子を直接制御する。 - 特許庁

To save the contents of a general register and a control register in main storage at high speed when an interrupt occurs in a processor having no data path and instruction set for directly transferring the contents of a control register group to the main storage.例文帳に追加

制御レジスタ群の内容を主記憶へ直接に転送するデータパス及び命令セットを有しないプロセッサにおいて、割込み発生時に汎用レジスタおよび制御レジスタの内容を主記憶へ高速に退避し得るようにする。 - 特許庁

The putting- out control means 371A sets timer interrupt and returns the register to resume control on condition that the restore command is received.例文帳に追加

払出制御手段３７１Ａは、復旧コマンドを受信したことを条件にタイマ割込設定処理とレジスタ復帰処理を行って制御を再開する。 - 特許庁

An interrupt control circuit asserts a remap signal in response to an interrupt request from a low-speed slave to a processor, and reads information stored in an information register of the low-speed slave.例文帳に追加

割り込み制御回路は、低速スレーブからプロセッサへの割り込み要求に応答して、リマップ信号をアサートし、低速スレーブの情報レジスタに格納されている情報を読み出す。 - 特許庁

A control circuit 15 on receiving the hit signal outputs an interrupt signal to a controller 2, the controller 2 writes the samples of the formats to be detected in order to the register 6 each time the interrupt signal is received.例文帳に追加

制御回路１５はヒット信号を受けてコントローラ２へ割込信号を出力し、コントローラ２は割込信号を受ける毎にレジスタ６に検出対象フォーマットのサンプルを順次書き込む。 - 特許庁

When a 1st interrupt request X is fed to an interrupt input circuit 28 in a usual operating state of a microcomputer 2, a logical '1' is set to an interrupt control register 29, which outputs an interrupt signal IRPT of a logical '0' and a reference voltage output circuit 30 receiving the signal starts its operation.例文帳に追加

マイクロコンピュータ２の通常動作状態において、第１割り込み要求信号Ｘが割り込み入力回路２８に供給されると、割り込み制御レジスタ２９は論理値「１」がセットされて論理値「０」の割り込み信号ＩＲＰＴを出力し、これより基準電圧出力回路３０は動作を開始する。 - 特許庁

Besides, when the wait mask signal is asserted by the timer part 201, an interruption control block/card status register 210 asserts an interrupt signal to the CPU.例文帳に追加

また、タイマー部２０１がウェイト・マスク信号をアサートすると、割り込み制御ブロック／カードステータスレジスタ２１０は、ＣＰＵに対するインタラプト信号をアサートする。 - 特許庁

The interruption control section 21 makes succeeding interrupt processing in the order stored in the sequence register as soon as the interruption processing is finished.例文帳に追加

割り込み制御部２１は、実行中の割り込み処理が終り次第、順序レジスタに格納されている順番通りに、次の割り込み処理を実行する。 - 特許庁

The microcomputer 10 inputs the A/D converted value in the AD conversion register 4 according to the A/D conversion completion interrupt signal INT to perform engine control.例文帳に追加

マイコン１０は、Ａ／Ｄ変換完了割り込み信号ＩＮＴに基づいて、ＡＤ変換レジスタ４のＡ／Ｄ変換値を取り込んでエンジン制御を実施する。 - 特許庁

Power to the fingerprint sensor circuitry is switched off and the interrupt is then cleared by writing appropriate values to control bits within the power management register.例文帳に追加

指紋センサー回路へのパワーがスイッチオフされ且つ次いでパワー管理レジスタ内の制御ビットに対して適宜の値を書込むことによってインタラプトがクリアされる。 - 特許庁

At the end of the first instruction execution stage of the interrupt instruction, the pipeline control part 300 provides the control of setting the vector address in a first pipeline register (60), setting the value of a stack pointer 50 in a second pipeline register (70) and setting a predetermined constant value in a third pipeline register (80).例文帳に追加

パイプライン制御部３００は、割り込み命令の第１の命令実行ステージの終了時に、パイプラインレジスタ１（６０）にベクタアドレスが設定され、パイプラインレジスタ２（７０）にスタックポインタ５０の値が設定され、パイプラインレジスタ３（８０）に所定の定数値が設定されるように制御する。 - 特許庁

An interruption generation register in an interrupt control circuit 112 arranged in a node 102 is mapped in the memory space of a node 101, and the node 101 issues a store instruction to the memory space, and transmits the store instruction through a network 105 to the interrupt generating register destination.例文帳に追加

ノード１０１のメモリ空間に、ノード１０２に設けた割り込み制御回路１１２内の割り込み発生レジスタがマッピングされており、ノード１０１は、前記メモリ空間に対してストア命令を発行することにより、ネットワーク１０５を介して前記ストア命令を前記割り込み発生レジスタ宛に送信する。 - 特許庁

When a 2nd interrupt request signal Y is fed to an interrupt input circuit 28, a logical '0' is set to the interruption control register 29, which outputs an interrupt signal IRPT of a logical '1' and the reference voltage output circuit 30 receiving the signal stops its operation.例文帳に追加

また、第２割り込み要求信号Ｙが割り込み入力回路２８に供給されると、割り込み制御レジスタ２９は論理値「０」がセットされて論理値「１」の割り込み信号ＩＲＰＴを出力し、これより基準電圧出力回路３０は動作を停止する。 - 特許庁

A register 50 stores an address corresponding to the arbitrary part of the program to execute modify interrupt processing of this program as an interrupt generating address and a program counter 26 sequentially updates the addresses accessed by the control/operation means.例文帳に追加

レジスタ５０はプログラムの修正割込み処理を実行すべき該プログラムの任意箇所に対応したアドレスを割込み発生アドレスとして格納し、プログラムカウンタ２６は制御／演算手段によってアクセスされるアドレスを逐次更新する。 - 特許庁

A comparator circuit 44 generates an interrupt signal P3 and outputs it to the power supply control section 6 when an output value of the counter 41 is coincident with the set value of the register 43.例文帳に追加

比較回路４４は、カウンタ４１の出力値とレジスタ４３の設定値とが一致したときに割込み信号Ｐ３を発生して電源制御部６へ出力する。 - 特許庁

Also, when the value is not stored in the second register group 32, the control part 30 inputs an interrupt signal to notify the end of the DMA transfer processing to a CPU 10.例文帳に追加

また、第２レジスタ群３２に値が格納していない場合、制御部３０は、ＤＭＡ転送処理の終了を通知する割込信号をＣＰＵ１０へ入力する。 - 特許庁

An interruption controller 100 is provided with an interruption control circuit 101, an interrupt condition register 102, an interruption vector 103 and a processor data processing part 106.例文帳に追加

割り込み制御装置１００は、割り込み制御回路１０１、割り込み状況レジスタ１０２、割り込みベクタ１０３及びプロセッサデータ処理部１０６を備えている。 - 特許庁

The channel interface provides a channel for executing communication with, for instance, a processor facility, a memory flow control facility, a machine status register, and an external processor interrupt facility.例文帳に追加

チャンネル・インターフェースは、例えば、プロセッサ・ファシリティ、メモリ・フロー制御ファシリティ、マシン・ステータス・レジスタ、および外部プロセッサ割り込みファシリティと通信するためのチャンネルを提供する。 - 特許庁

If an interrupt control signal input is received during performing a task 1, a program counter 1-1 is switched to a program counter 1-2, and a path of a register file 4-1 is switched to that of a register file 4-2 to start to perform a task 2.例文帳に追加

タスク１の実行中に割り込み制御信号の入力を受け付けると、プログラムカウンタ１−１から１−２に切り替えられ、レジスタファイル４−１から４−２の経路に切り替えられ、タスク２の実行が開始される。 - 特許庁

When an interrupt request IRQ_1 with a priority level "14" is inputted at time Tc, an IPC control part reads a program counter value from a program counter and stores the program counter value in an IPC register.例文帳に追加

時刻Ｔｃにおいて、優先レベル「１４」の割込み要求ＩＲＱ＿１が入力されると、ＩＰＣ制御部は、プログラムカウンタ値をプログラムカウンタから読出し、ＩＰＣレジスタへ格納する。 - 特許庁

The game control means 56A sets timer interrupt to determine the timing of starting control after sending a restore command showing restoration of a control state to a putting-out control means 371A in a restoration process and is returned to a state capable of controlling the game by performing a register restoration process to restore the content of a register.例文帳に追加

遊技制御手段５６Ａは、制御状態が復旧することを示す復旧コマンドを復旧処理において払出制御手段３７１Ａに送信した後、制御の起動タイミングを決めるためのタイマ割込の設定を行うとともに、レジスタの内容を復旧させるレジスタ復帰処理を行って遊技制御が可能な状態に戻る。 - 特許庁

A WDT control register 12 outputs a termination control signal 106 and an operation control signal 107 for the WDT counter 11, and a reset signal output enable 108 and an NMI(nonmaskable interrupt) signal output enable 109 for selecting an output signal of an output control circuit 13.例文帳に追加

ＷＤＴ制御レジスタ１２は、ＷＤＴカウンタ１１の停止制御信号１０６及び動作制御信号１０７と、出力制御回路１３の出力信号を選択するリセット信号出力イネーブル１０８及びＮＭＩ信号出力イネーブル１０９を出力する。 - 特許庁

Subsequently, the interrupt control circuit 5 transfers a determination result as the interruption request signal via a dedicated wire 17 and the interruption data of the register 15 via a dedicated bus 16 respectively to the CPU 2.例文帳に追加

続いて、割り込み制御回路５は、判定結果を割り込み要求信号として専用配線１７を介して、レジスタ１５の割り込みデータを専用バス１６を介してそれぞれＣＰＵ２に転送する。 - 特許庁

When a counter value of the up-down counter 16 coincides with a set value of a register 17, a comparator circuit 18 outputs an interrupt request signal, and a control circuit 19 stops fuel supply and resets the up-down counter 16.例文帳に追加

アップダウンカウンタ１６の計数値がレジスタ１７の設定値と一致すると、比較回路１８が割込要求信号を出力し、制御回路１９は燃料供給を停止すると共にアップダウンカウンタ１６をリセットする。 - 特許庁

The flag configuration register unit includes a pseudo oscillation stop state enable bit holding unit, and a control logic for asserting the interrupt request signal when the pseudo oscillation stop state enable bit is enabled.例文帳に追加

上記フラグ設定レジスタ部は、疑似発振停止状態イネーブルビット保持部と、上記疑似発振停止状態イネーブルビットがイネーブル状態にされた場合に、上記割り込み要求信号をアサートする制御論理とを含む。 - 特許庁

Then, the interrupt handler 42 obtains a threshold from a threshold table 21, compares the count value corresponding to the process after the switching with the threshold, sets a value of an over clock function setting register 12 in accordance with the comparison result, and control a clock frequency of the processor 10.例文帳に追加

そして、割り込みハンドラ４２は、閾値テーブル２２から閾値を取得して、切り替え後プロセスに対応するカウント値と閾値とを比較し、その比較結果に応じてオーバークロック機能設定レジスタ１２の値を設定して、プロセッサ１０のクロック周波数を制御する。 - 特許庁

A switch circuit supplies the low-speed slave with a read access request which is a request from the processor to the information register during negation of the remap signal, and supplies the buffer with the read access request via the interrupt control circuit in order to read the information from the buffer during assertion of the remap signal.例文帳に追加

切替回路は、リマップ信号のネゲート中に、プロセッサから情報レジスタへの読み出しアクセス要求を低速スレーブに供給し、リマップ信号のアサート中に、バッファから情報を読み出すために読み出しアクセス要求を割り込み制御回路を介してバッファに供給する。 - 特許庁

Each independent address register write signal, extended data register write signal, and port data write signal is generated by using the interface signal of a printer port, and a general I/O bus 14 constituted of 8 output data buses, 6 address buses, 4 input data buses, and 1 interrupt control signal is constructed, and plural quickly controllable I/O ports can be directly connected from the CPU of a personal computer.例文帳に追加

プリンタポ−トのインタ−フェイス信号を使って，各々が独立な，アドレスレジスタ書出し信号，拡張デ−タレジスタ書出し信号，及び，ポ−トデ−タ書出し信号を生成し，出力デ−タバス８本，アドレスバス６本，入力デ−タバス４本，割込み制御信号１本からなる汎用Ｉ／Ｏバス１４を構築して，パソコンのＣＰＵから直接，高速に制御可能な多数のＩ／Ｏポートを接続可能にする。 - 特許庁

The interrupt handler authenticates whether the access by the ROM rewriting program is authorized, and performs access for rewriting the write protect bit WP in a control register 152 to '0' and re-sets the write protect of the flash BIOS-ROM 18, and stops the rewriting when deciding that the access is not authorized.例文帳に追加

割り込みハンドラは、ＲＯＭ書き換えプログラムによるアクセスが正当なものであるか否かの認証を行い、正当なアクセスではないと判定した場合には、書き換えを阻止するために、制御レジスタ１５２内のライトプロテクトビットＷＰを“０”に書き換えるアクセスを実行し、フラッシュＢＩＯＳ−ＲＯＭ１８のライトプロテクトを再設定する。 - 特許庁

In update processing started in 10mS timer interrupt processing during recording operation of information to the optical disk, a CPU 40 updates one by one a plurality of pulse width setting information stored in a pulse width setting register of a laser control circuit and a plurality of driving current setting information stored in a driving current setting register to setting values suitable for present recording speed by serial transmission (steps 501, 503).例文帳に追加

ＣＰＵ４０は、光ディスクへの情報の記録動作中に１０ｍＳのタイマ割り込み処理の中で起動される更新処理において、レーザ制御回路のパルス幅設定レジスタに格納されている複数のパルス幅設定情報及び駆動電流設定レジスタに格納されている複数の駆動電流設定情報を１つずつ、シリアル伝送によって現在の記録速度に適切な設定値にそれぞれ更新する（ステップ５０１、５０３）。 - 特許庁

An output control part 5 for controlling the blower 6 controls the output of the blower 6 to be lower when the damper 1 is located to interrupt the blow of the air than when the blow is not interrupted, by a corresponding amount of air blown out of the register 20d when it is not interrupted in accordance with a signal from a limit switch 3 belonging to the damper 1.例文帳に追加

送風機６を制御する出力制御部５は、ダンパ１に付属するリミットスイッチ３の信号に基づいて、ダンパ１が空気の吹き出しを遮断する位置にある時に、遮断されていない時にレジスタ２０ｄから吹き出される空気量に対応する分だけ、遮断されていない時よりも送風機６の出力を下げる制御を行う。 - 特許庁