「latch-up current」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To obtain a multi-channel IGBT, which can be further improved its on-state current density and latch-up breakdown strength.例文帳に追加

オン電流密度及びラッチアップ耐量をさらに向上し得るマルチチャネルＩＧＢＴを得る。 - 特許庁

Consequently, the leakage current of a parasitic MOS, which becomes a latch-up trigger, is reduced.例文帳に追加

これにより、ラッチアップのトリガーとなる寄生ＭＯＳのリーク電流を低減している。 - 特許庁

To provide a semiconductor device capable of blocking an electric current flow caused by latch-up.例文帳に追加

ラッチアップによる電流の流れを防止できる半導体装置を提供する。 - 特許庁

To safely reset an active pixel sensor array, without causing significant increase in a current that causes destructive latch-up.例文帳に追加

破壊的なラッチアップを生じさせる電流の顕著な増加をもたらすことなく能動画素センサアレイを安全にリセットする。 - 特許庁

This restricts only a current flowing on the channel to prevent the latch up without increasing the resistance value of the drain region 14.例文帳に追加

この場合、チャネル部分に流れる電流のみが抑制され、ドレイン領域１４の抵抗値を大きくしないでラッチアップを防ぐことができる。 - 特許庁

To provide an electrostatic protective circuit capable of preventing continuity of an excessive latch up operation while maintaining the high discharging capability of electrostatic current.例文帳に追加

本発明は、静電気保護回路に関し、静電気電流の高い放電能力を維持しつつ過剰なラッチアップ動作の継続を防止することにある。 - 特許庁

To provide a semiconductor device capable of reducing switching loss and suppressing current concentration and latch-up in switching.例文帳に追加

スイッチング損失を低減させ、スイッチング時に電流の集中やラッチアップを抑制することができる半導体装置を提供する。 - 特許庁

To provide a semiconductor device proper for preventing the occurrence of latch-up and for a large current use in a charge pump device.例文帳に追加

チャージポンプ装置において、ラッチアップの発生の防止及び大電流化を図るのに適した半導体装置を提供する。 - 特許庁

To provide a static type semiconductor memory device which allow only a small standby current and is resistive to latch-up phenomenon.例文帳に追加

スタンバイ電流が小さく、ラッチアップに強いスタティック型半導体記憶装置を提供する。 - 特許庁

Thus, speeding up of the flip-flop is assured in the power non-shutdown state and subthreshold leak current at the slave latch part is reduced in an operation power source shutdown state of the master latch part.例文帳に追加

これにより、電源非遮断状態においてフリップフロップの高速化が保障され、マスタラッチ部の動作電源遮断状態においてスレーブラッチ部におけるサブスレッショルドリーク電流が低減される。 - 特許庁

When a power is on, the latch circuit 29 becomes a reset state, so that the constant current source 24 operates at a constant current and the excess current detection level is heightened to prevent defective start-up.例文帳に追加

電源の投入時は、ラッチ回路２９がリセット状態となるので、定電流源２４が定電流動作し、過電流検知レベルを大きくして起動不良を防ぐことができる。 - 特許庁

Therefore, it can be prevented that a current flows into the short-circuit portion of a defective memory cell MC and moreover a leak current can be kept small even when the latch-up phenomenon is generated.例文帳に追加

したがって、不良なメモリセルＭＣのショート部分に電流が流れるのを防止することができ、また、ラッチアップ現象が生じてもリーク電流を小さく抑えることができる。 - 特許庁

By changing the generation timing of the latch signal ALATZ according to a set-up time to the clock signal CLK of the input signal ADD, reduction of a standby current is made to be compatible with prevention of a malfunction of the semiconductor memory by erroneous latch of the input signal ADD caused by insufficient setup.例文帳に追加

入力信号ＡＤＤのクロック信号ＣＬＫに対するセットアップ時間に応じて、ラッチ信号ＡＬＡＴＺの生成タイミングを変えることで、スタンバイ電流の削減と、セットアップ不足による入力信号ＡＤＤの誤ラッチによる半導体メモリの誤動作の防止とを両立できる。 - 特許庁

In this semiconductor, since a concentrated current flows through the p-type avalanche, the device is turned off surely, without causing latch-up phenomenon.例文帳に追加

本実施の形態の半導体装置では集中した電流がｐ型アバランシェを流れるので、ラッチアップが生じることなく確実にターンオフできる。 - 特許庁

A misoperation or a latch-up of the semiconductor device occurs due to a forward current accompanying a turn-on of a parasitic diode by a negative change of the high-voltage side offset voltage.例文帳に追加

高圧側浮遊オフセット電圧の負変動による寄生ダイオードのターンオンに伴う順電流、あるいはその後の逆回復電流により、半導体装置の誤動作やラッチアップが生じる。 - 特許庁

If a wafer burn-in test operation is performed under such power supply system, a DC current path formed by a latch-up phenomenon of a memory cell can be surely cut off.例文帳に追加

このような電源システムの下で、ウェハバーンインテスト動作が実行される場合に、メモリセルのラッチアップ現象により生じるＤＣ電流経路を確実に遮断することができる。 - 特許庁

To provide a semiconductor device such as a horizontal type IGBT which can increase a current capacity and improve latch-up resistance, and to provide its manufacturing method.例文帳に追加

電流容量の増大とラッチアップ耐量の向上を図ることができる横型ＩＧＢＴなどの半導体装置およびその製造方法を提供する。 - 特許庁

To provide an embedded insulated gate-structured power semiconductor device capable of obtaining a big current breaking capacity and capable of realizing a low on-resistance as in almost a thyristor while preventing the latch up of a parasitic thyristor.例文帳に追加

大きな電流遮断能力を得ると共に、寄生サイリスタのラッチアップを防止しながらサイリスタ並の低いオン抵抗を実現した埋込み絶縁ゲート構造の電力用半導体素子を提供することを目的とする。 - 特許庁

To provide an internal voltage generator for a semiconductor memory device which can prevent latch-up phenomenon and chip damage caused by excessive current flowing through the device.例文帳に追加

素子内の過度な電流が流れることによって引き起こされるラッチアップ現象及びチップの損傷を防止できる半導体メモリ素子の内部電源電圧発生装置を提供すること。 - 特許庁

To provide a discharge circuit of nonvolatile semiconductor memory, which can shorten discharge time to prevent excess and latch up of withstand pressure by a constant current circuit which simultaneously discharges each terminal of a memory array with discharge operation after erase operation.例文帳に追加

消去動作後の放電動作で、メモリアレイの各端子を同時に放電する定電流回路により、放電時間を短縮し、耐圧のオーバーおよびラッチアップが防止できる不揮発性半導体メモリの放電回路を提供する。 - 特許庁

After mounting, the ESD protective element of high ESD-resistance value acts because of surge voltage and latch up, and cuts the fuse element for allowing a conduction current to flow.例文帳に追加

実装後に、サージ電圧やラッチアップ等によりＥＳＤ耐量の高いＥＳＤ保護素子が動作し導通電流を流すためヒューズ素子を切断する。 - 特許庁

When the second movable contactor is turned to the open pole direction up to a position to ensure a contact point gap G to enable shutting-down of a current passing circuit, the latch 23 regulates a shift of the locking pin 31 to hold the second movable contactor.例文帳に追加

第２可動接触子が、通電回路の遮断を可能とする接点ギャップ長Ｇを確保する位置まで開極方向に回動した際に、ラッチ２３が係合ピン３１の移動を規制して第２可動接触子が保持される。 - 特許庁

To provide a lateral insulated-gate bipolar transistor having a plurality of channels, capable of suppressing sacrifice such as deterioration of current performance, and materializing improvement of latch-up resistance.例文帳に追加

電流性能低下の犠牲を抑え、かつラッチアップ耐性向上を実現できる複数チャネルの横型絶縁ゲートバイポーラトランジスタを提供すること。 - 特許庁

That is, a latch-up phenomenon caused by the fact that a hole current flows concentrating at the peripheral cells is restrained from causing damage to the device.例文帳に追加

すなわち、周辺セルに正孔電流が集中的に流れて寄生サイリスタがラッチアップするという現象が抑制され、素子の破壊が防止される。 - 特許庁

In the CMOS circuit 10, since a current path is not formed between the N-channel transistor 11 and the P-channel transistor 12 due to a parasitic transistor, the occurrence of latch-up can be completely prevented.例文帳に追加

ＣＭＯＳ回路１０によれば、Ｎチャネルトランジスタ１１とＰチャネルトランジスタ１２の間に寄生トランジスタによる電流パスが形成されないため、ラッチアップの発生を完全に防止できる。 - 特許庁

To perform drive at high withstand voltage and a large current, to increase latch-up resistance and to lower on-resistance per unit area in a device for which a horizontal MOS transistor and a bipolar transistor are merged.例文帳に追加

横型ＭＯＳトランジスタとバイポーラトランジスタを融合したデバイスにおいて、高耐圧で、大電流での駆動を可能とし、ラッチアップ耐量を高くし、単位面積あたりのオン抵抗を低くすること。 - 特許庁

To increase a latch-up resistance and to reduce a leakage current at a reverse voltage applying time by improving a trade-off relation between an on voltage and turn-off loss of a MOS semiconductor device such as an IGBT or the like.例文帳に追加

ＩＧＢＴ等のＭＯＳ半導体装置のオン電圧／タ─ンオフ損失間のトレードオフ関係を改善し、またラッチアップ耐量の増大、逆電圧印加時の漏れ電流の低減を図る。 - 特許庁

An emitter layer is thinned for microminiaturization of an emitter structure, and a latch-up resistance is increased by remotely separating a hole current in the p-type region 6 from the region 7.例文帳に追加

エミッタ層を薄膜化することにより、エミッタ構造の微細化を可能とするとともに、ｐベース領域6 内の正孔電流をｎ^+ エミッタ領域7 から遠ざけることによりラッチアップ耐量を増大させる。 - 特許庁

To reduce total current consumption without causing latch-up in a CMOS integrated circuit by eliminating a current output from a common circuit to the CMOS integrated circuit.例文帳に追加

ラッチアップ状態が継続されると、本来電圧駆動型のＣＭＯＳ素子でも予想以上の電流が流れ、内部配線などが発熱・溶解を起こし、結果的に破壊されてしまうが、ＣＭＯＳ集積回路を使用する電子回路では完全なラッチアップ対策が施されていない。 - 特許庁

To provide a protection circuit that protects a semiconductor integrated circuit from the eddy current noise of an ESD and eddy current noise in a latch-up test and can enhance the degree of flexibility in the arrangement of wiring from a power terminal to a protective element, and to prevent a chip area from increasing.例文帳に追加

半導体集積回路をＥＳＤの過電流ノイズ及びラッチアップ試験の過電流ノイズから保護する保護回路であって、電源端子から保護素子への配線の配置の自由度を高めることができ、チップ面積の増大とはならない、保護回路を提供する。 - 特許庁

To integrate a transverse IGBT which has a high withstand voltage, can be driven at a large current and has high latch up resistance and low ON resistance per unit area, and a transverse MOS transistor which has high withstand voltage and low ON resistance per unit area on the same substrate by the same process.例文帳に追加

高耐圧で、大電流での駆動が可能であり、かつラッチアップ耐量が高く、単位面積あたりのオン抵抗が低い横型ＩＧＢＴと、高耐圧で、単位面積あたりのオン抵抗が低い横型ＭＯＳトランジスタを、同一のプロセスにより同一基板上に集積すること。 - 特許庁

In short, contact with the semiconductor layer 91 employed as a separating structure between the main element unit 81 of the chip and the current sensing unit 82 is effected through the trench contact 93 whereby an effective contact area is enlarged without increasing the number of contact for preventing latch-up rupture.例文帳に追加

つまり、チップのメイン素子部８１と電流センス部８２との分離構造として用いる半導体層９１へのコンタクトをトレンチコンタクト９３とすることにより、ラッチアップ破壊防止用コンタクトの数を素子面方向に増やすことなく実効的なコンタクト面積を拡大させる。 - 特許庁

To materialize an input signal level conversion circuit of high performance because a current value sufficient for driving a switching transistor(TR) can be secured without generating malfunction such as latch-up and an ON/OFF operation point can be designed under an optimum condition.例文帳に追加

ラッチアップ等の誤動作をおこすことなく、スイッチングトランジスを駆動するのに十分な電流値の確保を可能とし、かつオン、オフの動作点を最適条件に設計することができ、結果として高性能の入力信号レベル変換回路を実現する。 - 特許庁

To provide a board electric potential detecting circuit and a board electric potential generating circuit where, with no process-dependency, a board electric potential is detected and controlled at high precision, a response speed is high, latch-up is prevented, the occupation area of element is suppressed from increasing, and a leak current is suppressed.例文帳に追加

プロセス依存性を有することなく基板電位を高精度で検知し制御することができ、応答速度が速く、ラッチアップを防止できると共に、素子の占有面積の増大を抑制し、リーク電流を抑制することができる基板電位検知回路及び基板電位発生回路を提供する。 - 特許庁

To provide a semiconductor device hard to be damaged even though a minus voltage is applied to a collector side when an IGBT part is turned off, suppressing a parasitic transistor operation in a control circuit part by decreasing current from the collector side to the control circuit part at the time of turning-off to make a latch-up breakdown of the IGBT part hard to occur without increasing a chip size very much.例文帳に追加

ＩＧＢＴ部がオフに移る際にコレクタ側に負電圧が生じても破壊され難く、オン時にはコレクタ側から制御回路部への電流を少なくして制御回路部での寄生トランジスタ動作を抑制し、ＩＧＢＴ部のラッチアップ破壊を起こり難くした半導体装置を、チップサイズをそれほど大きくすることなく提供すること。 - 特許庁