「logical shift」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The drive circuit of an electro-optic panel is equipped with a shift register, a level shifter and a logical operation means.例文帳に追加

電気光学パネルの駆動回路は、シフトレジスタ、レベルシフタ、及び論理演算手段を備えている。 - 特許庁

A data line driving circuit 130 is provided with a shift direction selecting section 131, a bi-direction shift register section 132, and a logical operation section 133.例文帳に追加

データ線駆動回路１３０は、シフト方向選択部１３１、双方向シフトレジスタ部１３２、および論理演算部１３３を備える。 - 特許庁

In addition, the AND operation is replaced with the logical shift operation when the logical shift operation is performed to the numerals to which the AND operation is performed on the source program and the operations satisfy the prescribed conditions.例文帳に追加

また、原始プログラム上でＡＮＤ演算が行われた数に論理シフト演算が行われ且つこれらの演算が所定の条件を満たすときに、ＡＮＤ演算を論理シフト演算に置き換える。 - 特許庁

In this case, a left bit shift to the logical identifier range is executed, and a plurality of logical identifier ranges whose leading bits are the same are divided according to the difference of the leading bits in the logical identifier range.例文帳に追加

このとき、論理識別子範囲に対する左ビットシフトを実行し、論理識別子範囲における先頭ビットの違いによって、先頭ビットが同一であるような複数の論理識別子範囲を分割する。 - 特許庁

A left bit shift range division means 816 divides a retrieval message with a logical identifier range in order to spread a retrieval message (retrieval request) to a peer in charge of a logical identifier belonging to the logical identifier range.例文帳に追加

左ビットシフト範囲分割手段８１６は、論理識別子範囲に属する論理識別子を担うピアに、検索メッセージ（検索要求）が行き渡るように、論理識別子範囲とともに検索メッセージを分割する。 - 特許庁

A logical operation part 1520 generates a low-voltage sampling signal S1' to Sn', based on the shift pulses C1 to Cn+1.例文帳に追加

論理演算部１５２０はシフトパルスＣ１〜Ｃn+1に基づいて低電圧サンプリング信号Ｓ１'〜Ｓｎ'を生成する。 - 特許庁

A shift execution part 14 shifts a logical address space assigned to a logical disk recognized by the disk array device 1 backward by size of a management area provided at the head part of a host logical disk recognized by a host computer 200.例文帳に追加

シフト実施部14は、ディスクアレイ装置１が認識している論理ディスクに割り当てられている論理アドレス空間を、ホスト計算機200が認識しているホスト論理ディスクの先頭部分に設けられている管理領域のサイズだけ、後方にシフトする。 - 特許庁

To provide a level shift circuit capable of obtaining expected logical operations even when a low voltage side power supply is turned off and its voltage reaches 0V.例文帳に追加

低電圧側電源がオフして０Ｖになった場合でも、期待される論理動作を得ることができるレベルシフト回路を得る。 - 特許庁

This causes a change in the delay time of a delay circuit comprising the inverters INV1-INV4 proportional to the logical threshold shift amount.例文帳に追加

そして、インバータＩＮＶ１〜ＩＮＶ４からなる遅延回路の遅延時間に論理閾値のシフト量に比例した変化が発生する。 - 特許庁

A value to be applied to an exclusive logical sum and a rotation shift quantity can be set to various values, and many scramble rules can be set.例文帳に追加

また、排他論理和に適用する値、ローテーションシフト量も様々な値に設定可能であり、多くのスクランブルルールの設定が可能となる。 - 特許庁

Each of the decoder 103 and the header analyzer 106 outputs an amount of shift 1 and an amount of shift 2 according to the progress of processing, and an OR circuit 104 calculates the logical OR of them to generate a shift signal for supplying to the shifters 102, 105.例文帳に追加

デコーダ１０３及びヘッダ解析器１０６のそれぞれは処理の進行に応じてシフト量１及びシフト量２を出力し、論理和回路１０４はこれらの論理和をとってシフト信号を生成し、シフタ１０２、１０５に供給する。 - 特許庁

An output of the bit output line of the normal shift register 20 or 22 is selected from OR circuits 24, 26, 28, etc., outputting logical OR of both bit output lines of the shift registers 20 and 22.例文帳に追加

シフトレジスタ２０と２２の双方のビット出力線の論理和を出力するＯＲ回路２４、２６、２８等から、正常なシフトレジスタ２０または２２のビット出力線の出力が選択される。 - 特許庁

Then, the image area 506, to which the control of the applied amount of the recording material is applied, is extracted by subjecting the original image 501, and the shift images 502 and 503 to logical operations.例文帳に追加

そして、オリジナル画像501、シフト画像502、503を論理演算して記録材の載り量の制御を適用する画像領域506を抽出する。 - 特許庁

Each circuit block BLi is provided with shift register unit circuits Ai1 to Ai4, logical operation unit circuits Bi1 to Bi4, and a control unit circuit Ci.例文帳に追加

回路ブロックＢＬｉはシフトレジスタ単位回路Ａｉ１〜Ａｉ４、論理演算単位回路Ｂｉ１〜Ｂｉ４、および制御単位回路Ｃｉを備える。 - 特許庁

Logical circuits of shift registers 32, 33, a NOT circuit 34, and a NAND circuit 35, detect completion of rise of the demodulated TDD switching signal.例文帳に追加

シフトレジスタ３２，３３と、ＮＯＴ回路３４と、ＮＡＮＤ回路３５との論理回路は、復調ＴＤＤ切替信号の立ち上がりの完了を検出する。 - 特許庁

When the digital signal of a modulation object is supplied, a bidirectional shift register 4 cyclically shifts a bit stream in the direction according to the logical value of this digital signal.例文帳に追加

双方向シフトレジスタ４は、変調対象のディジタル信号を供給されると、このディジタル信号の論理値に従った方向に、ビット列を循環シフトする。 - 特許庁

The logical operation section 133 generates sampling signals S1-Sm based on each output signal P1-Pm+1 of the bi-direction shift register section 132.例文帳に追加

論理演算部１３３は双方向シフトレジスタ部１３２の各出力信号Ｐ１〜Ｐｍ＋１に基づいて、サンプリング信号Ｓ１〜Ｓｍを生成する。 - 特許庁

A disk shift judgement part 205 outputs a control command for shifting a logical disk accessed at high frequency detected by a logical disk access frequency detection part 204 to an unused logical disk detected by an unused disk detection part 208 to the HDD control circuit 3n, which executes the control command.例文帳に追加

ディスク移行判断部２０５は論理ディスクアクセス頻度検出部２０４で検出された高頻度アクセスの論理ディスクを未使用ディスク検出部２０８で検出された未使用論理ディスクへ移行させる制御指令をＨＤＤ制御部３ｎへ出力し、ＨＤＤ制御部３ｎがその制御指令を実行する。 - 特許庁

When a digital signal to be modulated is supplied from a code generator 1, a bi-directional shift register 2 operates the cyclic shift of a 16 bit column stored in its own device to a direction decided by the logical value of the supplied digital signal.例文帳に追加

双方向シフトレジスタ２は、符号発生器１から変調対象のディジタル信号を供給されると、自己が記憶する１６ビットのビット列を、供給されたディジタル信号の論理値により決まる方向に循環シフトする。 - 特許庁

An AND operation is omitted when a logical shift operation is performed to numerals to which the AND operation has been performed on a source program and the operations satisfy prescribed conditions.例文帳に追加

原始プログラム上でＡＮＤ演算が行われた数に論理シフト演算が行われ且つこれらの演算が所定の条件を満たすときに、ＡＮＤ演算を省略する。 - 特許庁

The logical operation means outputs inspection signals of a number less than the number N of the stages of the shift register by logically calculating the sequentially outputted second transfer pulses.例文帳に追加

論理演算手段は、順次出力される第２転送パルスを論理演算することでシフトレジスタの段数Ｎより少ない数の検査信号を出力する。 - 特許庁

This system consists of a block of a shift register generating preceding data (A) obtained by advancing input data by one pixel and subsequent data (B) obtained by delaying the input data by one pixel and an operation block operating the logical product (AND) of those data and the logical sum (OR) of the data.例文帳に追加

システムの構成は、入力データを１画素分だけ進めた先行データ（Ａ）及び逆に１画素分だけ遅らせた後行データ（Ｂ）を生成するシフトレジスタのブロックと、それらのデータの論理積（ＡＮＤ）や論理和（ＯＲ）を演算する演算ブロックとから成る。 - 特許庁

A shift register 9 latches a logical value denoted by the detection signal in prescribed timing, a 4-value converter 11 converts the logic value latched by the shift register 9 into 2-bit data according to a prescribed rule and restores the data to the original data subjected to QPSK modulation.例文帳に追加

検波信号が示す論理値は、シフトレジスタ９により所定のタイミングでラッチされ、４値変換器１１は、シフトレジスタ９がラッチした結果を所定の規則に従って２ビットのデータに変換することにより、ＱＰＳＫ変調を施された元のデータを復元する。 - 特許庁

The data line side drive circuit 150A is provided with an X-shift register 151 in which each of shift register unit circuits Ua0-Uan is cascade connected, a logical calculation part 152 having calculation unit circuits Ub1-Ubn, and an inhibit signal selection part 153 consisting of each control unit circuit Uc1-Ucn.例文帳に追加

データ線側駆動回路１５０Ａは、各シフトレジスタ単位回路Ｕa0〜Ｕanを縦続接続したＸシフトレジスタ１５１と、演算単位回路Ｕb1〜Ｕbnを有する論理演算部１５２と、各制御単位回路Ｕc1〜Ｕcnからなるインヒビット信号選択部１５３とを備えている。 - 特許庁

The line thermal printer comprises at least three shift registers 201 storing print data in the past, present and future as serial data, a logic circuit 202 synthesizing the serial data stored in the shift registers 201 by a prescribed logical operation, and energization circuits 503 and 504 fixing the energization time of a heating resistor based on the synthesized data synthesized in the logical circuit.例文帳に追加

過去、現在、未来の印字データを、各々シリアルデータとして記憶する少なくとも３つのシフトレジスタ２０１と、シフトレジスタ２０１に記憶されたシリアルデータを所定の論理演算により合成する論理回路２０２と、当該論理回路で合成された合成データに基づき、発熱抵抗体の通電時間を定める通電回路５０３、５０４とを備えるようにした。 - 特許庁

Moreover, the device is provided with a shift register DFF-S/R which successively supplies primary pulses Bn according to the switching transistors Sn and logical gate means NORn, which are interposed between the shift register DFF-S/R and the transistors Sn and which shape waveforms of the primary pulses Bn to secondary pulse Φn.例文帳に追加

スイッチングトランジスタＳｎに対応して順次一次パルスＢｎを供給するシフトレジスタＤＦＦ−Ｓ／Ｒと、スイッチングトランジスタＳｎとシフトレジスタＤＦＦ−Ｓ／Ｒの間に介在して一次パルスＢｎを二次パルスΦｎに整形する論理ゲート手段ＮＯＲｎとを備えている。 - 特許庁

This device is provided with a shift register 160 for an arithmetic operation, which makes a shift register 180 for storing operation data an input, and an EXCLUSIVE-OR circuit 170 consisting of a logical product making an input register 140 for bit selection an input and an exclusive-OR making the output of the register 140 an input.例文帳に追加

演算データを格納するシフトレジスタ１８０を入力とする演算用のシフトレジスタ１６０と、ビット選択用の入力レジスタ１４０とを入力とする論理積とその出力を入力とする排他的論理和からなる排他的論理和回路１７０を備える。 - 特許庁

The shift register 1510 and the logical operation part 1520 are operated with a first high potential-side voltage VGG1, while a level shift part 1530 is operated with a second high potential-side voltage VGG2, to convert the low voltage sampling signal S1' to Sn' into a high-voltage sampling signal S1 to Sn.例文帳に追加

Ｘシフトレジスタ１５１０および論理演算部１５２０は第１高電位側電圧VGG1によって動作する一方、レベルシフト部１５３０は第２高電位側電圧VGG2によって動作し、低電圧サンプリング信号Ｓ１'〜Ｓｎ'を高電圧サンプリング信号Ｓ１〜Ｓｎに変換する。 - 特許庁

Moreover, the logic circuit part 172 is constituted of 3-input OR gates (OR1, OR2,..., ORn) or the like and each OR gate performs an logical operation by selectively inputting outputs of the shift register part 171 by 3 pieces.例文帳に追加

ロジック回路部１７２は３入力オアゲート（ＯＲ１，ＯＲ２，・・・，ＯＲｎ）などで構成され，各々のオアゲートはシフトレジスタ部１７１の出力を選択的に３個ずつ入力して論理演算する。 - 特許庁

The reception data selection section 16 receiving the discrimination timing signal 22 checks a bit of the parallel data outputted from the shift register 14 to detect bits where a plurality of number or over of same logical bits are consecutive.例文帳に追加

受信データ選択部16では、判断タイミング信号22が入力されると、シフトレジスタ14から出力されるパラレルデータのビットを調べ、同一の論理値のビットが所定数以上連続するビットを検出する。 - 特許庁

This driver circuit for inputting a logical signal X with a low potential side power source as a reference, and for generating a logical signal Y by using a high potential side power source Vcc is configured of a level shift circuit 10, an output circuit 20, a first detection control circuit 30, and a second detection control circuit 40.例文帳に追加

低電位側電源を基準とした論理信号Ｘが入力されて、高電位側電源Ｖｃｃを基準とした論理信号Ｙを生成するドライバ回路であり、レベルシフト回路１０、出力回路２０、第１の検出制御回路３０、および第２の検出制御回路４０から構成される。 - 特許庁

A phase rotating direction inversion detector 2 detects a change in the logical value of this digital signal and according to this detected result, a latch limiter 3 permits/inhibits updating of stored contents of the latch part in the bidirectional shift register 4.例文帳に追加

位相回転方向反転検出器２は、このディジタル信号の論理値の変化を検出し、ラッチ制限器３は、この検出の結果に従い、双方向シフトレジスタ４のラッチ部の記憶内容の更新を許可／禁止する。 - 特許庁

The data selector 18 selects the bits corresponding to the bits detected by the reception data selection section 16 from the parallel data from the shift register 14 and outputs the data with the logical value of the bits as received data 26 for a prescribed period.例文帳に追加

データセレクタ18では、受信データ選択部16により検出されたビットに該当するビットをシフトレジスタ14からのパラレルデータから選択し、そのビットの論理値を有するデータを所定の期間受信データ26として出力する。 - 特許庁

A digital circuit 100 includes: a level shift circuit unit 110 consisting of two depletion type FETs to shift the voltage level of an input voltage in the negative direction; and an inverter circuit unit 120 consisting of two depletion type FETs to invert a logical output by using the input voltage subjected to level shifting.例文帳に追加

デジタル回路１００は、２つのディプレッション型ＦＥＴから構成され、入力電圧の電圧レベルをマイナス方向にシフトするレベルシフト回路ユニット１１０と、２つのディプレッション型ＦＥＴから構成され、レベルシフトされた入力電圧を用いて論理出力を反転させるインバータ回路ユニット１２０と、を備えている。 - 特許庁

Each child substrate 12a-12d is equipped with: a shift register 41 whose first stage has the time signal input, an AND circuit 42 for acquiring the logical product of the first stage to third stage outputs of the shift register 41; and a time counter 43 which counts high levels of the time signal and is cleared to zero by the output of the AND circuit 42.例文帳に追加

子基板１２ａ〜１２ｄには、時間信号が第１段目に入力するシフトレジスタ４１と、シフトレジスタ４１の第１段目から第３段目の論理積を求めるＡＮＤ回路４２と、時間信号をカウントすると共にＡＮＤ回路４２の出力にてゼロクリアされる時刻カウンタ４３とを具備する。 - 特許庁

The level shift portion (201) includes an output node (ITX), whose logical level is determined in timing slower than the assertion timing of the enable signal, and the output portion (202) includes active elements (Q11, Q13) that determine the output logic of the output portion, in a state where the enable signal is asserted, according to the logical level of the output node.例文帳に追加

上記レベルシフト部（２０１）は、上記イネーブル信号のアサートタイミングよりも遅いタイミングで論理レベルが確定される出力ノード（ＩＴＸ）を含み、上記出力部（２０２）は、上記イネーブル信号がアサートされた状態で、上記出力ノードの論理レベルに応じて上記出力部の出力論理を確定するための能動素子（Ｑ１１，Ｑ１３）を含む。 - 特許庁

A threshold value is set using information about the distribution of at least one logical value indicated by a transmission signal from a transmitter in an on-off modulation mode or frequency shift modulation mode, and a type of a noise source working on a reception signal is determined using the distribution of at least one logical value indicated by the threshold value and the reception signal.例文帳に追加

送信装置からオンオフ変調方式または周波数偏移変調方式による送信信号が表す少なくとも１つの論理値の分布に関する情報を用いて閾値を設定し、閾値と受信信号が表す少なくとも１つの論理値の分布を用いて受信信号に作用する雑音源のタイプを判断する。 - 特許庁

The gate driver 20 includes shift registers SR1 to SR243 for transferring start pulses STV based on vertical clocks, AND circuits 1 to 242 for obtaining logical product of output signals of two adjacent shift registers, and a switching circuit 21 for switching and outputting respective outputs of the AND circuits 2 to 241 to the even number line and the odd number line.例文帳に追加

ゲートドライバ２０は、垂直クロックに基づいてスタートパルスＳＴＶを転送するシフトレジスタＳＲ１〜ＳＲ２４３と、隣り合う２つのシフトレジスタの出力信号の論理積をとるＡＮＤ回路１〜２４２と、ＡＮＤ回路２〜２４１の出力をそれぞれ奇数ライン、偶数ラインに切り替えて出力する切り替え回路２１を備えている。 - 特許庁

Print data DATA in one line are serially sequentially transferred to a shift register based on a clock signal CLK, and converted into parallel data, and outputted through a latch circuit to a gate circuit based on a latch signal LATCH, and the logical product of this signal and a strobe signal STB is calculated, and the heating resistor of a thermal head is driven based on the calculated logical product signal.例文帳に追加

１ラインの印刷データＤＡＴＡがクロック信号ＣＬＫに基づいてシリアルに順次シフトレジスタに転送され、そこでパラレルに変換され、ラッチ信号ＬＡＴＣＨによってラッチ回路を介してゲート回路に出力されてストローブ信号ＳＴＢとの論理積が演算され、得られる論理積信号に基づいてサーマルヘッドの発熱抵抗体が駆動される。 - 特許庁

The unit circuits Ua select a first enable signal EN1 which designates a term of the image writing and a second enable signal EN2 which designates a term of the black insertion writing, calculates an logical product of the selected signal and the shift signal and produces the scanning signal.例文帳に追加

単位回路Ｕａは映像書込の期間を指定する第１イネーブル信号ＥＮ１と黒挿入書込の期間を指定する第２イネーブル信号ＥＮ２とをマスク信号に従って選択し、選択した信号とシフト信号の論理積を演算して走査信号を生成する。 - 特許庁

The level shift circuit is provided with a p-channel MOS transistor(TR) M1 1 that configures a current source, n-channel MOS TRs M13, M14 that configure a current mirror, a p-channel MOS TR M12 for logical input and p-channel MOS TRs M15, M16 acting like a voltage limiter to limit the output voltage.例文帳に追加

電流源を構成するｐ型ＭＯＳトランジスタＭ１１と、カレントミラーを構成するｎ型ＭＯＳトランジスタＭ１３，Ｍ１４と、論理入力するｐ型ＭＯＳトランジスタＭ１２と、出力電圧を制限する電圧リミッタとなるｐ型ＭＯＳトランジスタＭ１５，Ｍ１６を設ける。 - 特許庁

This driving method is used for the electronic device 101 having an AND (logical product) circuit 143 as a clock signal generating means, a shift register 142 as a serial parallel converting means, a D/A converter 141 as a digital analog converting means, and a comparator 140 as a comparing means.例文帳に追加

本発明の電子装置の駆動方法はクロック信号生成手段としてのＡＮＤ回路１４３と、シリアルパラレル変換手段としてのシフトレジスタ１４２と、デジタルアナログ変換手段としてのＤ／Ａコンバータ１４１と、比較手段としてのコンパレータ１４０を備える電子装置１０１の駆動方法である。 - 特許庁

A MSK(minimum shift keying) data converter 10 of this transmitter for the radio type engine starter is constituted as a microcomputer, a signal discrimination part 13 discriminates the logical value of data and a changeover condition setting part 14 generates the cycle information and number-of-times information of the level changeover of an output port 12 corresponding to the discriminated result.例文帳に追加

無線式エンジン始動装置用送信機のＭＳＫデータ変換装置１０はマイクロコンピュータとして構成されており、信号判別部１３がデータの論理値を判別し、切換条件設定部１４がその判別結果に応じて出力ポート１２のレベル切換の周期情報および回数情報を生成する。 - 特許庁

A shift register has a value of most significant bit which is in relation of logical NOT with the value of a bit being transmitted at first in the bit pattern of a unique word being detected as an initial value, converts the received data from series data to parallel data in synchronism with a received data clock synchronous with the received digital data and then outputs parallel received data.例文帳に追加

シフトレジスタは、初期値として検出すべきユニークワードのビットパターンの最初に送信されるビットの値と論理否定の関係にある値を最上位ビットの値を持ち、受信したディジタルデータと同期した受信データクロックに同期して受信データをシリアルデータからパラレルデータに変換しパラレル受信データとして出力する。 - 特許庁

The horizontal scanning circuit 11 includes a shift register 11a which outputs first output signals HSR synchronously with the second clock signal HCK, and an AND circuit 11b which outputs second output signals HOUT that are logical sums of the sampling control signals with the first output signal to a transfer circuit part.例文帳に追加

水平走査回路１１は第２のクロック信号ＨＣＫに同期して第１の出力信号ＨＳＲを出力するシフトレジスタ１１ａと、サンプリング制御信号と第１の出力信号との論理積の第２の出力信号ＨＯＵＴを転送回路部に出力するアンド回路１１ｂと、を具備する。 - 特許庁