「memory processor bus」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

When the bus is determined to be not in use by the first determination part 11, a bus right request part 12 transmits to the bus a bus right request signal to request a bus right for the processor on which an electronic device concerned is provided to access the memory through the bus.例文帳に追加

バス権要求部１２は、第一の判定部１１によってバスが未使用であると判定された場合に、自装置が設けられているプロセッサがバスを介してメモリへアクセスするためのバス権を要求するバス権要求信号をバスに送信する。 - 特許庁

The processor system further comprises direct memory access controllers 306-1 to 306-m connected to the system bus line 305.例文帳に追加

システムバスライン３０５に接続されるダイレクトメモリアクセスコントローラ３０６−１〜３０６−ｍを更に備える。 - 特許庁

A data bus 4 connects the processor 2 to the exclusive function units U0-U3 through a main data memory 1.例文帳に追加

データバス４は主データメモリ１を介してプロセッサ２と専用機能ユニットＵ０〜Ｕ３とを連結する。 - 特許庁

A bus controller 30 is equipped with a processor bus 2 for connecting a processor 1, a memory bus 12 for connecting a memory, a common bus 4 for connecting plural processors 1 to each other, and circuits 31 to 40 which allow respective processors 1 to share the spaces of memories 13 connected to the memory buses 12 of respective bus controllers 30 when plural processors 1 are connected through the common bus 4.例文帳に追加

バス制御装置３０は、プロセッサ１を接続するためのプロセッサバス２と、メモリを接続するためのメモリバス１２と、複数のプロセッサ１を相互に接続する共通バス４と、複数のプロセッサ１が共通バス４を介して接続されたときプロセッサ１夫々がバス制御装置３０夫々のメモリバス１２に接続されたメモリ３の空間を共有するための回路３１〜４０とを具備する。 - 特許庁

To enable performance of a signal processing by DMA transfer using an external bus without preventing a memory access operation using an internal bus of a processor.例文帳に追加

プロセッサの内部バスを用いたメモリアクセス動作を妨げずに、外部バスを用いたＤＭＡ転送による信号処理を実行可能にする。 - 特許庁

To provide a trace memory for storing internal bus access information for housing internal bus access information without increasing a chip area in a processor.例文帳に追加

チップ面積を増大させることなく内部バスアクセス情報を格納する内部バスアクセス情報格納用トレースメモリをプロセッサ内に設ける。 - 特許庁

The computer 10 by this data processor is provided with an overlay memory 23 connected through an overlay memory controller 24 to a high-speed bus 14.例文帳に追加

本発明によるコンピュータ１０は、オーバレイ・メモリ・コントローラ２４を介して高速バス１４に接続されたオーバレイ・メモリ２３を備える。 - 特許庁

The congestion of a primary processor bus is evaded by data flow using server memory management for multi-tasking and a shared memory of many processors.例文帳に追加

マルチタスキング用のサーバ・メモリ管理および多数のプロセッサの共有メモリを用いたデータ・フローにより、一次プロセッサ・バスの輻輳を回避する。 - 特許庁

To efficiently and simply control a memory access by improving bus bandwidth of a memory without impairing the performance of a processor or a DMA controller.例文帳に追加

プロセッサやＤＭＡコントローラの性能を損なわずに、メモリのバスバンド幅を向上させて、効率的なメモリアクセスを簡単な制御で行う。 - 特許庁

This programmable controller 1 is provided with a memory 3 for storing a program and data; a processor 2 for executing the program stored in the memory 3; and a bus selection circuit 4 for switching the on/off of the connection of the bus signal of the memory 3 and the processor 2.例文帳に追加

プログラムおよびデータを格納するメモリ３と、メモリ３に格納されたプログラムを実行するプロセッサ２とを備えたプログラマブルコントローラ１において、メモリ３とプロセッサ２のバス信号の接続のオン／オフを切り替えるバス選択回路４を備える。 - 特許庁

The information processor 1 can be constituted by easily adding a sub-processor 8 without breaking down the structure comprised of a main processor 2 and a memory controller 4 connected via a main processor system bus 3, namely, without breaking down the existing general-purpose structure by connecting the sub-processor 8 between the memory controller 4 and a memory 10 via a memory bus bridge 6.例文帳に追加

情報処理装置１では、メモリコントローラ４とメモリ１０との間にメモリバスブリッジ６を介してサブプロセッサ８を接続するようにしたことにより、メインプロセッサシステムバス３を介して接続されるメインプロセッサ２とメモリコントローラ４とからなる構成をくずさずに、すなわち既存の汎用的な構成をくずさずに容易にサブプロセッサ８を追加して構成することができる。 - 特許庁

To provide a readout circuit that reduces weight of bus cycles at a processor side and accelerates readout speed of the processor to a random accessible flash memory in a semiconductor memory device equipped with the memory.例文帳に追加

ランダムアクセス可能なフラッシュメモリを備えた半導体記憶装置において、プロセッサ側のバスサイクルのウェイトを減らし、メモリに対するプロセッサの読み出し速度を高速化する読み出し回路を提供する。 - 特許庁

A semiconductor integrated circuit (illustrated with an SoC1c) includes a plurality of internal buses having a first internal bus (illustrated with a bus 10) to which a processor 11 and a memory controller 15 are bus-connected and a second internal bus (illustrated with a bus 30) to which a register 31 is bus-connected.例文帳に追加

半導体集積回路（ＳｏＣ１ｃで例示）は、プロセッサ１１及びメモリコントローラ１５がバス接続された第１の内部バス（バス１０で例示）とレジスタ３１がバス接続された第２の内部バス（バス３０で例示）とを含む複数の内部バスを備える。 - 特許庁

By monitoring transactions on a bus line for combining a processor with a processor or a processor with a memory, an optional transaction is generated to a specific transaction, to thereby realize easily transaction contention on the bus line.例文帳に追加

プロセッサ対プロセッサ、プロセッサ対メモリを結合する、バスライン上のトランザクションを監視することによって、特定のトランザクションに対して任意のトランザクションを発生させ、バスライン上のトランザクション競合を容易に実現する。 - 特許庁

This device has a standard bus 1, plural flash memories 4, a write buffer memory 5 for temporarily holding data and a processor 2.例文帳に追加

標準バス１、複数個のフラッシュメモリ４、データを一時保持するためのライトバッファメモリ５、プロセッサ２を有する。 - 特許庁

To enhance efficiency and cost effectiveness by indicating storage or refusal of data in a main memory and transferring the data between a slave device and a processor interface bus.例文帳に追加

キャッシュ間およびローカル・バス・スレーブとのデータ転送の双方に対応するデータ処理システムを提供する。 - 特許庁

The semiconductor disk device has a standard bus 1, a plurality of flash memories 4, a write buffer memory 5 for temporarily holding data and a processor 2.例文帳に追加

標準バス１、複数個のフラッシュメモリ４、データを一時保持するためのライトバッファメモリ５、プロセッサ２を有する。 - 特許庁

An emulation circuit 20 is connected by an information processor 10 including a CPU 11, a memory 12 and an I/O device 13, an address bus 31, a data bus 32 and a control bus 33.例文帳に追加

エミュレーション回路２０は、ＣＰＵ１１、メモリ１２およびＩ／Ｏ装置１３を含む情報処理装置１０と、アドレスバス３１、データバス３２およびコントロールバス３３により接続されている。 - 特許庁

A CPU 2, a memory 3 and a second DMAC 5 are connected to the main bus MB, and a disk drive 6, an I/O processor 7 and a security module 9 are connected to the sub-bus SB.例文帳に追加

メインバスＭＢには、ＣＰＵ２、メモリ３、第２ＤＭＡＣ５が、サブバスＳＢには、ディスクドライブ６、Ｉ／Ｏプロセッサ７、セキュリティモジュール９が接続される。 - 特許庁

Thus, the states of the SCSI bus and the processor bus until the abnormality is generated can be left in a trace memory part without being overwritten.例文帳に追加

これによりトレースメモリ部には、異常が発生するまでのＳＣＳＩバスおよびプロセッサバスの状態を上書きされることなく、残しておくことができる。 - 特許庁

The computer system includes a host processor 16 connected to a memory sub-system 10 through a 1st bus system, a controller and a 2nd bus system.例文帳に追加

本発明を組み込んだ計算機システムは、第１のバス・システム、コントローラ装置および第２のバス・システムを介してメモリ・サブシステムに結合されたホスト・プロセッサを含む。 - 特許庁

The data processor is provided with an external user memory 1, an internal user memory 2, a CPU 4, a data bus 5, an address bus 6 to be required for data access to the external user memory 1, the internal user memory 2 and the CPU 4, a data port 7 and an address port 8 to be required for access to the external user memory 1.例文帳に追加

外部ユーザーメモリ１と内部ユーザメモリ２と、ＣＰＵ４と、外部ユーザーメモリ１及び内部ユーザーメモリ２とＣＰＵ４とのデータアクセスに必要なデータバス５およびアドレスバス６と、外部ユーザーメモリ１とのアクセスに必要なデータポート７とアドレスポート８とを備える。 - 特許庁

Thus, since the image processor preferentially has the use of the bus, the efficiency of access from the image processor to the memory can be improved.例文帳に追加

これによれば、画像処理装置がバスの使用権を優先的に有するので、、画像処理装置からのメモリへのアクセス効率を、高くすることができる。 - 特許庁

The processor is connected with the bus, and the data processing device is provided with at least one memory table, e.g. 141, and designate the memory for execution of exchange of data items between the processor and the memory system 150.例文帳に追加

プロセッサはバスに接続され、データ処理装置は少なくとも１つのメモリテーブル、例えば１４１を備え、プロセッサとメモリシステム１５０とのデータアイテムのやり取りを実行するためのメモリをどれにするかを指定する。 - 特許庁

A processor has a CPU 1 for executing the command, a memory 2 for storing information, a BIU 3 for starting a read bus cycle, a write bus cycle, and a dummy bus cycle of none of these for the memory with the memory, and an RMWU 10 between the CPU 1 and the BIU 3.例文帳に追加

プロセッサは、命令を実行するＣＰＵ１と、情報を記憶するメモリ２と、メモリとの間でメモリに対してリードバスサイクル、ライトバスサイクル、その何れでもないダミーバスサイクルを起動するＢＩＵ３と、ＣＰＵ１とＢＩＵ３との間のＲＭＷＵ１０とを備える。 - 特許庁

To provide a data processor in a DMA system for achieving high speed data processing and the efficient use of a memory bus.例文帳に追加

高速なデータ処理と効率的なメモリバスの使用が可能なＤＭＡ方式によるデータ処理装置を提供する。 - 特許庁

The HDC has multiple data processing macros including a processor core macro, a ROM emulation macro, a memory macro, and a bus macro.例文帳に追加

ＨＤＣは、プロセッサ・コア・マクロ、ＲＯＭエミュレーション・マクロ、メモリ・マクロ、およびバス・マクロを含む複数のデータ処理マクロを持つ。 - 特許庁

A card controller 25 of an information processor is provided with a memory bus I/F 25a, a protocol converting part 25b and a card I/F 25d.例文帳に追加

情報処理装置のカードコントローラ２５は、メモリバスＩ／Ｆ２５ａ，プロトコル変換部２５ｂ，カードＩ／Ｆ２５ｄを有する。 - 特許庁

A multiprocessor part 100A is constructed by connecting processor units U1a to U3a and a memory unit U7a to an optical bus 120A.例文帳に追加

マルチプロセッサ部１００Ａは、プロセッサユニットＵ1a〜Ｕ3aと、メモリユニットＵ7aが、光バス１２０Ａに接続されて構成されている。 - 特許庁

A multiprocessor part 100B is constructed by connecting processor units U1b to U3b and a memory unit U7b to an optical bus 120B.例文帳に追加

マルチプロセッサ部１００Ｂは、プロセッサユニットＵ1b〜Ｕ3bと、メモリユニットＵ7bが、光バス１２０Ｂに接続されて構成されている。 - 特許庁

An instruction port 12 of a processor 1 and an instruction port 13 of a processor 2 are connected with the two ports of a multi-port memory 3 so that a bus port exclusive for each processor can be obtained.例文帳に追加

プロセッサ１のインストラクション・ポート１２とプロセッサ２のインストラクション・ポート１３を、マルチポート・メモリ３の２つのポートに接続することで、各々のプロセッサ専有のバス・ポートとすることができる。 - 特許庁

To provide a memory controller and a data processor for grouping requests from a plurality of memory access requesters in order to increase the use efficiency of a bus.例文帳に追加

複数のメモリアクセスリクエスタからのリクエストでも、バスの使用効率を高めるためのグループ化が可能なメモリコントローラおよびデータ処理装置を提供する。 - 特許庁

The common bus IF 14 executes processing of reading transmission data written in the virtual shared memory 121 of the present processor, transmitting them to the other processor 1, receiving the transmission data from the other processor 1 through the common bus 92 independent of the transmission and writing the received data in the virtual shared memory 121.例文帳に追加

共通バスＩＦ１４は、自プロセッサの仮想共有メモリ１２１に書込まれた送信データを読み出して他プロセッサ１へ送信し、この送信とは独立に他プロセッサ１からの送信データを共通バス９２を介して受信し、この受信データを仮想共有メモリ１２１に書込む処理を行う。 - 特許庁

The programmable controller in which a processor 2 for management, a processor 3 for program execution, a program memory 4, a low speed memory 7 for holding for power interruption as a first memory, a high speed memory 8 for execution as a second memory, a battery and a battery switching circuit 6 are connected with the same bus 1 is constituted.例文帳に追加

管理用プロセッサ２と、プログラム実行用プロセッサ３とプログラムメモリ４と、第１のメモリである停電時保持用低速メモリ７と、第２のメモリである実行用高速メモリ８と、バッテリ及びバッテリ切換回路６とを同一バス１に接続したプログラマブルコントローラを構成した。 - 特許庁

The semiconductor integrated circuit 50 includes a processor 1, memory 2, analog core 3, IP cores 4 to 6, external bus 7, main bus 8 and interface units 11 to 16.例文帳に追加

半導体集積回路５０にはプロセッサ１、メモリ２、アナログコア３、ＩＰコア４乃至６、外部バス７、主バス８、及びインターフェース部１１乃至１６が設けられる。 - 特許庁

To provide a method and a system for managing a memory in a network processing system for providing the allocation of a physical memory section inside a network processor connected to a control point processor by a bus.例文帳に追加

バスによって制御点プロセッサに結合されたネットワーク・プロセッサ内の物理メモリ区域の割り振りを提供する、ネットワーク処理システムにおけるメモリを管理する方法およびシステムを提供すること。 - 特許庁

The image processor connected to the external bus port 26 directly reads in image data from the memory 23, and performs image processing.例文帳に追加

外部バスポート２６に接続された画像処理部において、メモリ２３から映像データを直接読み込み、画像処理を行う。 - 特許庁

In the processor part 2, CPU 12-1 to 12-n, a main memory 22 and a host bridge 32 are connected by a host bus 502.例文帳に追加

プロセッサ部２はＣＰＵ１２−１〜１２−ｎとメインメモリ２２とホストブリッジ３２とがホストバス５０２によって接続されている。 - 特許庁

In the processor part 1, CPU 11-1 to 11-n, a main memory 21 and a host bridge 31 are connected by a host bus 501.例文帳に追加

プロセッサ部１はＣＰＵ１１−１〜１１−ｎとメインメモリ２１とホストブリッジ３１とがホストバス５０１によって接続されている。 - 特許庁

To obtain a constitution bus interconnecting protocol which provides constitution interface to a memory map register over the whole digital signal processor chip.例文帳に追加

デジタル信号プロセッサチップ全体にわたってメモリマップレジスタへの構成インターフェイスを提供する構成バス相互接続プロトコルを得る。 - 特許庁

Picture frame data generated in the graphic processor 10 is successively transferred through the data bus 30 for storage in the main memory 80.例文帳に追加

グラフィックプロセッサ１０において生成された画像フレームデータを逐次データバス３０を通じて転送し、メインメモリ８０に格納する。 - 特許庁

The controller 18 includes a memory 26 for storing plural scripts to be reproduced for the processor 16 through the 2nd bus system.例文帳に追加

コントローラ装置は、たとえば第２のバス・システムを介して、ホスト・プロセッサ向けに再生すべき複数のスクリプトを記憶するメモリを含む。 - 特許庁

To suppress deterioration of processing efficiency accompanying carrying out of inter-core communication and memory access by using the same bus, in an information processor having a plurality of processor cores.例文帳に追加

複数のプロセッサコアを有する情報処理装置において、同一バスを使用してコア間通信とメモリアクセスを行なうことに伴う処理効率低下を抑制する。 - 特許庁

In the core processors 11 to 13 and the L2 memories 31 to 34, multiple connection of the internal bus is spatially made and the core processors 11 to 13 and the L2 memories 31 to 34 are connected so that the core processor 12 accesses to the memory 32 and the core processor 13 access the L2 memory 34 simultaneously while the core processor 11 accesses the L2 memory 32.例文帳に追加

上記コアプロセッサ１１〜１３とＬ２メモリ３１〜３４は、内部バス１４を空間的に多重接続されており、コアプロセッサ１１がＬ２メモリ３１にアクセス中に、コアプロセッサ１２がＬ２メモリ３２に、コアプロセッサ１３がＬ２メモリ３４に同時にアクセスが可能なように接続される。 - 特許庁

An address bus monitor part 106 monitors existence of an unauthorized memory access by a processor, based on the information for designating the memory area which is outputted by the selecting circuit 133.例文帳に追加

アドレスバス監視部１０６は、選択回路１３３が出力するメモリ領域を指定する情報に基づいて、プロセッサによる不正メモリアクセスの発生の有無を監視する。 - 特許庁