「memory processor bus」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

Four read requests of respective CMYK colors are serially issued from an image processor 3 to an image memory access control part 21 through a PCI Express serial bus 20.例文帳に追加

画像処理装置３からPCI Expressシリアルバス20を介して画像メモリアクセス制御部21に、CMYK各色の４回のリードリクエストを連続して発行する。 - 特許庁

Power consumption is controlled by reducing the operation rate of the bus 88 or the RAM(Random Access Memory) 86 of a cable modem device 80, and the micro processor 90.例文帳に追加

ケーブルモデム装置８０のバス８８やＲＡＭ８６及びマイクロプロセッサ９０の動作率を低下させて消費電力を抑制する。 - 特許庁

To provide an image processor capable of performing distortion compensation processing without increasing a data transfer amount and memory capacity of a bus.例文帳に追加

バスのデータ転送量やメモリ容量を増大させることなく歪補正処理を行うことができる画像処理装置を提供する。 - 特許庁

To provide an image processor capable of a distortion correction process without increasing the amount of data transfer by a bus and a memory capacity.例文帳に追加

バスのデータ転送量やメモリ容量を増大させることなく歪補正処理を行うことができる画像処理装置を提供する。 - 特許庁

This image formation system 10 is constituted by connecting a first processor 58, a second processor 60, a memory 62, a reloadable nonvolatile memory 64, a display panel 23 and an interface part 66 via a system bus 68.例文帳に追加

画像形成システム１０は、第１プロセッサ５８、第２プロセッサ６０、メモリ６２、書き換え可能不揮発メモリ６４、表示パネル２３及びインタフェース部６６を、システムバス６８を介して接続した構成となっている。 - 特許庁

To shorten the occupancy time of a bus between a core part and a memory, especially for a general-purpose processor, by compressing data transferred on the bus in the unit of several bits.例文帳に追加

バスで転送されるデータを数ビット単位で圧縮することによって、特に汎用プロセッサにおいてコア部分とメモリ間のバス占有時間を減少させることを目的とするものである。 - 特許庁

The DMA controller 2 is connected to the local bus 7 and the global bus 8, and DMA-transfer-controls a data such as the PCM data stored in a memory without interposing a processor or the like.例文帳に追加

ＤＭＡコントローラ２は、ローカルバス７及びグローバルバス８に接続され、プロセッサなどを介さずにメモリに格納されているＰＣＭデータなどのデータのＤＭＡ転送制御を行う。 - 特許庁

The image processor has a CPU bus (121) connected to a CPU (101), the CPU, a USB bus for interactively connecting a recording part (115) and a memory card RW part (116).例文帳に追加

ＣＰＵ（１０１）に接続されたＣＰＵバス（１２１）と、前記ＣＰＵと、記録部（１１５）及びメモリカードＲＷ部（１１６）とを双方向に接続するためＵＳＢバスとを有する。 - 特許庁

An image processor 500 which commonly uses a system bus 150 of the personal computer system, includes an independent dedicated image bus 550, a compression/expansion unit 510, an image memory read/write controller 520, image memories 610, 620, 630, and a video processor 650.例文帳に追加

パソコンシステムのシステムバス１５０を共用する画像処理部５００は、独立した専用のイメージバス５５０と、圧縮／伸長器５１０と、画像メモリリード／ライト制御器５２０と、画像メモリ６１０，６２０，６３０と、ビデオ処理器６５０とを有する。 - 特許庁

The disk array control unit comprises a processor 1, a memory controller 2, a memory 3, a battery 4, SCSI controllers 5 and 6, a PCI bus interface 7, a Slow bus interface 8, an NVRAM 9, an FROM 10, and a backup memory 11, and these components are connected with each other through a local bus to perform a mutual data communication.例文帳に追加

ディスクアレイ制御装置２０は、プロセッサ１と、メモリコントローラ２と、メモリ３と、バッテリ４と、ＳＣＳＩコントローラ５、６と、ＰＣＩバスインタフェース７と、Ｓｌｏｗバスインタフェース８と、ＮＶＲＡＭ９と、ＦＲＯＭ１０と、バックアップメモリ１１と、により構成され、ローカルバスを介して接続され、相互にデータ通信を行うように構成される。 - 特許庁

A register with the same size as data bus width of the memory is provided, required pieces of data are successively selected from the register after storing the data (with the size of the data bus width of the memory) read from the memory in a single access in the register and outputted to a processor such as a CPU that issues a read request.例文帳に追加

メモリのデータバス幅と同サイズのレジスタを設け，メモリから１回のアクセスで読み出したデータ（メモリのデータバス幅サイズ）を該レジスタに格納した後に，必要なデータを該レジスタから順次選択し、リード要求したＣＰＵ等の処理装置に出力する。 - 特許庁

A trace memory 18 capable of tracing all bus cycles and a FIFO buffer memory 19 for external trace memory are embedded in an emulation chip 1 with a processor 11, data to be stored in an external trace memory 7 is stored in the buffer memory 19 due to an asynchronously generated event.例文帳に追加

プロセッサ１１を備えるエバチップ１内に、、全バスサイクルをトレース可能なトレースメモリ１８と外部トレースメモリ用ＦＩＦＯバッファメモリ１９を内蔵し、非同期的に発生するイベントにより、外部トレースメモリ７へ格納するデータをバッファメモリ１９に格納する。 - 特許庁

Also, the three-forked path control means 103 is provided with a data path switch to which the data buses of the processor 111, the memory bus 112, and the system bus 113 are connected for transferring the data on the data buses to one another according to the data bus control signal.例文帳に追加

又、この三叉路接続コントロール手段103は、プロセッサバス111、メモリバス112、システムバス113のそれぞれのデータバスが接続され、データバス制御信号に応じてこれらのデータバス上のデータを相互に転送するデータパススイッチを有する。 - 特許庁

This integrated circuit, provided with the processor (1), the data memory (2) and the function blocks (4 and 5), is provided with a first data bus for conducting communication among them.例文帳に追加

プロセッサ（１）、データメモリ（２）、および機能ブロック（４、５）を備えた集積回路において、それらの間の通信のために第１データバスを設ける。 - 特許庁

Then, the SIMD processor controls a memory controller 23 so as to output the pixel data stored in the register R3 via a bus 17 to an RAM 11.例文帳に追加

そして、レジスタＲ３に格納された画素データをバス１７を介してＲＡＭ１１に出力するように、メモリコントローラ２３を制御する。 - 特許庁

The processor device is provided with an arithmetic processing part 11, a trace memory 12 for storing trace data of the arithmetic processing part, and a bus controller 20 for performing access control to an external memory 30 according to a memory access address from the arithmetic processing part.例文帳に追加

演算処理部１１と、演算処理部のトレースデータを格納するトレースメモリ１２と、演算処理部からのメモリアクセスアドレスに従って外部メモリ３０に対するアクセス制御を行うバスコントローラ２０を備える。 - 特許庁

A built-in trace memory 13 for storing the internal bus access information in a trace mode and storing the information as the built-in memory with respect to a CPU in a normal operation mode is provided in the processor 10.例文帳に追加

プロセッサ（１０）内に、トレースモード時においては内部バスアクセス情報を格納し、通常動作モード時には、ＣＰＵに対する内蔵メモリとして格納する内蔵トレースメモリ（１３）を設ける。 - 特許庁

One data processors 101 includes an interface means 119 connectable with another data processor 100, the interface means includes a function capable of connecting another data processor as a bus master to an internal bus 108 in one data processor, and a peripheral function memory-mapped to the internal bus is constituted to be directly operated from an outside via the interface means, by another data processor.例文帳に追加

一のデータプロセッサ１０１に他のデータプロセッサ１００との接続を可能にするためのインタフェース手段１１９を設け、このインタフェース手段に、一のデータプロセッサ内の内部バス１０８に他のデータプロセッサをバスマスタとして接続可能にする機能を設け、内部バスにメモリマップされた周辺機能を前記インタフェース手段を介して外部より当該他のデータプロセッサが直接操作できるようにする。 - 特許庁

Relating to a distributed memory type information processor, presentation memory modules 14-1 and 14-3 supplies elements sorted inside their own memory modules, together with order numbers via a bus 24 divided by a switch 30 or the like to judgment memory modules 14-2 and 14-4.例文帳に追加

分散メモリ型の情報処理装置において、提示メモリモジュール14−1、14−3が自己のメモリモジュール内でソートされた要素を順位番号とともに、スイッチ３０などにより分割されたバス２４を介して、判定メモリモジュール14−2、14−4に与える。 - 特許庁

Inside of each processor 1, a virtual shared memory 121 having a storage capacity usable for sharing/exchanging data and arranged inside of a built-in memory 122 and a common bus IF 14 connected to the memory 121 by an internal bus 17 and used for sharing/exchanging the data are provided.例文帳に追加

個々のプロセッサ１の内部に、データの共有・交換に使用可能な記憶容量を有して内蔵メモリ１２２内に配備された仮想共有メモリ１２１と、このメモリ１２１に内部バス１７で接続されてデータの共有・交換に使用される共通バスＩＦ１４とを備える。 - 特許庁

When a system controller receives a memory access request from its follower processor, the controller broadcasts the received access request to a system bus and also outputs the cache state included in the tag information corresponding to a memory space x to be accessed to the system bus.例文帳に追加

システム・コントローラが配下のプロセッサからメモリ・アクセス要求を受け取ると、当該メモリ・アクセス要求をシステム・バス上にブロードキャストすると共に、アクセス対象のメモリ空間ｘに対応するタグ情報が持つキャッシュ状態をシステム・バス上に出力する。 - 特許庁

This program executing device 1 is constituted of a processor 2, a program memory, a storage memory 4, an address decoder 6, an address bus 11, a data bus 12, a read/write signal line 22, a start signal line 32, and an signal line 41 to be accessed.例文帳に追加

本発明のプログラム実行装置１は、プロセッサ２と、プログラム用メモリと、格納用メモリ４と、アドレスデコーダ６と、アドレスバス１１と、データバス１２と、リード／ライト信号線２２と、起動信号線３２と、アクセス対象信号線４１とで構成されている。 - 特許庁

In the information processor 100, one end of a data bus 30 mutually connecting a plurality of control operation units 42 provided in a main processor 40 is connected to a graphic processor 10; the other end is connected to a main memory 80.例文帳に追加

情報処理装置１００において、メインプロセッサ４０内に設けられた複数の制御演算ユニット４２を相互に接続するデータバス３０の一端をグラフィックプロセッサ１０に接続し、他端をメインメモリ８０に接続する。 - 特許庁

To improve the bus efficiency between an image processor and a memory controller and to accelerate the data transfer speed in an image processing controller for electronic printer.例文帳に追加

電子印刷装置用の画像処理コントローラにおいて、画像処理装置とメモリコントローラとの間のバス使用効率を上げ、データ転送速度を上げる。 - 特許庁

To provide a dispersed and shared memory type multi-processor system capable of improving the performance of the whole system by reducing the load on a bus and increasing the hit rate of a cache.例文帳に追加

バスへの負荷を減らし、キャッシュのヒット率を上げてシステム全体の性能を向上可能な分散共有メモリ型マルチプロセッサシステムを提供する。 - 特許庁

The communication bus 14 comprises at least two lines configured to assist the memory 12 and the processor of the instrument to communicatively interconnect.例文帳に追加

前記コミュニケーションバス１４は、前記メモリと前記装置のプロセッサとを通信可能に接続する助けなるようになされている少なくとも２つのラインを備えている。 - 特許庁

To provide an IC for memory control for inexpensively manufacturing an information processor for which RAM and ROM whose data bus width is different are used.例文帳に追加

データバス幅が異なるＲＡＭ及びＲＯＭとが用いられた情報処理装置を安価に製造することが出来るメモリ制御用ＩＣを提供する。 - 特許庁

A bus interface part 110 of a shared memory board 100 receives a request packet RP where a processor identifier (210_1) and an acquisition request RQ1 (or a release request) of the right to access a shared memory SM are set, from an arbitrary request source processor 210_1 out of a plurality of processors 210_1 to 210_n.例文帳に追加

共有メモリボード100のバスインタフェース部110は、複数のプロセッサ210_1〜210_nの内の任意の要求元プロセッサ210_1から、プロセッサの識別子(210_1)及び共有メモリSMに対するアクセス権の獲得要求RQ1(又は解放要求)が設定されたリクエストパケットRPを受信する。 - 特許庁

A data processing apparatus for securely performing write and read of data between a processor and a nonvolatile memory includes a bus conversion means for converting or decoding the bit array of the respective bid data of data or an address designation signal input via a bus configured of a plurality of signal lines from the processor or the nonvolatile memory, and for outputting the bit data to the nonvolatile memory or the processor.例文帳に追加

プロセッサと不揮発性メモリ間でデータの書き込みと読み出しをセキュアに行なうデータ処理装置において、前記プロセッサまたは前記不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータのビット配列を変換また復元し、前記不揮発性メモリまたは前記プロセッサに出力するバス変換手段を備えることを特徴とする。 - 特許庁

A signal (data) supplied from an external device via the CPU of each processor system, or an external bus is once supplied to the local bridge of the processor system; and it is decided, inside the local bridge, whether the signal (data) is made to access to local memories 3-1,..., 3-n on a shared memory 5.例文帳に追加

この各プロセッサシステム毎のＣＰＵもしくはExternal busを介して外部装置から供給される信号（データ）は、そのローカルブリッジに一旦供給され、その内部にて、ローカルメモリ３−１，…，３−ｎに対するアクセスか、共有メモリ５に対するアクセスかを判定される。 - 特許庁

Next, the face and back sides of the original are sequentially read, the image is scanned by an image processor 104, and stored in a frame memory HDD 122 via the parallel bus 120 and the image memory control part 121.例文帳に追加

その後原稿表裏面をシーケンシャルに読出し、画像処理プロセッサ１０４でスキャナ画像処理を行い、パラレルバス１２０、画像メモリ制御部１２１を介して、フレームメモリ・ＨＤＤ１２２に格納する。 - 特許庁

To provide a bus connecting device capable of securing a real-time property of a predetermined processing by control means while reducing a buffer memory mounted on the control means in a configuration where a plurality of control means connected to a second bus accesses a memory connected to a first bus; and to provide an image processor having the same.例文帳に追加

第２のバスに接続された複数の制御手段が第１のバスに接続されたメモリにアクセスする構成において，該制御手段に搭載するバッファメモリを省減しつつ，該制御手段による既定の処理のリアルタイム性を確保することのできるバス間接続装置及びこれを備えた画像処理装置を提供すること。 - 特許庁

The information processor comprises a plurality of main storage devices 6; a plurality of nonvolatile memories 5 corresponding to the plurality of main storage devices 6 respectively; and buffers 4 for connecting or disconnecting an address bus 7 and a data bus 8 between memory devices each of which includes a main storage device and a nonvolatile memory.例文帳に追加

複数の主記憶装置６、複数の主記憶装置６にそれぞれ対応する複数の不揮発性メモリ５、主記憶装置と不揮発性メモリとを備えるメモリデバイス間にアドレスバス７及びデータバス８の切断及び接続するためのバッファ４とを具備する。 - 特許庁

To improve performance of coherency reporting when read data are given from a bus other than a local bus of a request source processor as generally generated in a NUMA or memory directory base system.例文帳に追加

本発明の目的は、ＮＵＭＡまたはメモリ・ディレクトリ・ベースのシステムで一般に発生するように、読取りデータが要求元プロセッサのローカル・バス以外のバスから与えられる時に、コヒーレンシ報告の性能を改善することである。 - 特許庁

When the second processor executes an instruction associated with the bus access, the memory management mechanism of the second processor stops the access, requests exception handling, and waits until receiving an arbitration end notification by a second signal from the first processor.例文帳に追加

第２のプロセッサがバスアクセスを伴う命令を実行したときは、当該第２のプロセッサのメモリ管理機構が当該アクセスを中止し、例外処理を要求して、第１のプロセッサから第２の信号によって調停終了通知を受信するまで待機する。 - 特許庁

The three-forked path connection control means 103 is provided with a data switch connected to the respective address buses, control buses and data buses of the processor bus 111, the memory bus 112 and the system bus 113 for mutually transferring address and control signal and mutually transferring data on the data buses in accordance with data bus control signal.例文帳に追加

この三叉路接続コントロール手段１０３は、プロセッサバス１１１、メモリバス１１２、システムバス１１３のそれぞれのアドレスバスと制御バスとデータバスが接続され、相互にアドレス及び制御信号を転送すると共に、データバス制御信号に応じてこれらのデータバス上のデータを相互に転送するデータスイッチを有する。 - 特許庁

In the system, a memory update history preservation control part 1 makes a response to a read transaction issued on a processor bus 400 and allows a before-image buffer 2 to preserve data of a main memory 310 and its address, as update history information, outputted from a memory control part 300 onto a process bus 400.例文帳に追加

この発明のシステムでは、メモリ更新履歴保存制御部１が、プロセッサバス４００上に発行されたリードトランザクションに応答して、メモリ制御部３００によりプロセッサバス４００上に出力された主メモリ３１０のデータとそのアドレスとを更新履歴情報としてビフォアイメージバッファ２に保存する。 - 特許庁

An area for setting a load rate distributed to each processor 33 for each bus group corresponding to a central processing unit 10 is provided in the memory of each channel control part 32, and its value is set from a service processor 50.例文帳に追加

各チャネル制御部３２のメモリに中央処理装置１０対応のパスグループごとに各プロセッサ３３に配分する負荷割合を設定するための領域を設け、サービスプロセッサ５０からその値を設定する。 - 特許庁

An image processor 10 includes an inner bus 11; a CPU 12; a memory 13; a fixed disk 14; an communication interface 15; an input device 16; and an output device 17.例文帳に追加

画像処理装置１０は、内部バス１１と、ＣＰＵ１２と、メモリ１３と、固定ディスク１４と、通信インターフェース１５と、入力装置１６と、出力装置１７とを備える。 - 特許庁

To provide an image processor and an image processing method for realizing distortion correction processing without much increasing a transfer capacity of a bus and a memory capacity.例文帳に追加

バスの転送量やメモリの容量を大きく増大させることなく、歪補正処理を実現できる画像処理装置及び画像処理方法を提供すること。 - 特許庁

To reduce hardware cost, improve bus and memory use efficiency and reduce power consumption in a multi-processor system having level-one and level-two caches different in line size.例文帳に追加

異なるラインサイズの１次及び２次キャッシュを備えるマルチプロセッサシステムにおいて、ハードウェアコストを低減し、且つバスとメモリの利用効率を向上させ、消費電力を低減する。 - 特許庁

When the information processor 1 and the docking station 2 are mutually connected, a memory bus 106 is connected to a memory bus 206 through the use of connectors 105 and 205 so that the programs stored in non-volatile memories 104 and 204 are performed at high speed.例文帳に追加

情報処理装置１およびドッキングステーション２を互いに接続する際に、コネクタ１０５および２０５を用いてメモリバス１０６とメモリバス２０６とを互いに接続することによって、不揮発性メモリ１０４および２０４に記憶されているプログラムを高速に実行することができる。 - 特許庁

The encoded data inputted from the outside and demodulated by a demodulating means 316 are stored in the second memory by a bus control means 314 and data decoded and error-corrected by the processor means 310 are applied from the second memory to a host interface means by the bus control means 314.例文帳に追加

外部から入力し復調手段（３１６）で復調され符号化データはバス制御手段（３１４）により第２のメモリに格納され、プロセッサ手段で復号及びエラー訂正されたデータは、バス制御手段により第２のメモリからホストインタフェース手段（３１７）に与えられる。 - 特許庁

A nonvolatile memory is eliminated from the portable information terminal equipment and in a configuration making the portable information terminal equipment and a master information processor connectable through a bus, a program to be ran buy the CPU of the portable information terminal equipment is transferred from the master information processor through the bus to the portable information terminal equipment and stored in the volatile memory.例文帳に追加

携帯情報端末装置から不揮発性メモリをなくすとともに、携帯情報端末装置と親情報処理装置とをバスを介して接続可能な構成とし、携帯情報端末装置のＣＰＵが実行するプログラムは親情報処理装置からバスを介して携帯情報端末装置に転送して揮発性メモリに格納するようにした。 - 特許庁

To improve the total performance of a system circuit by shortening the time for which a processor is made to wait to read when the protocol handler using a processor converts the system bus of the processor into an access signal to an I/O device, a memory device or the like, and using the time obtained by the shortening for internal processes for operation or the like.例文帳に追加

プロセッサを用いたプロトコルハンドラにおいて、プロセッサのシステムバスをＩ／Ｏデバイス、メモリデバイス等へのアクセス信号へ変換する際、リードでプロセッサが待たされる時間を短縮し、短縮された時間を演算などの内部処理に使用して、システム回路全体の性能向上を行うこと。 - 特許庁