「memory processor bus」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The system is constituted so that data transfer processing to a local memory and processing inside of a processor core can be executed in parallel by installing a local memory control part outside the core part so as to control the data transfer to the local memory connected to the core part via a local data bus.例文帳に追加

本発明では、プロセッサコア部にローカルデータバスを介して接続されたローカルメモリへのデータ転送を制御するためのローカルメモリ制御部をプロセッサコア部の外部に設けて、ローカルメモリへのデータ転送処理とプロセッサコア部内での処理とを並列して行えるように構成した。 - 特許庁

When the program stored in the memory 12 is executed by the processor 11 to output an action instruction signal to the verification objective circuit 13 from the processor 11, while an output specification signal is outputted to the peripheral circuit simulator 20 via the bus 15.例文帳に追加

プロセッサ１１に、メモリ１２に記憶されているプログラムを実行させて、プロセッサ１１から検証対象回路１３へ動作指示信号を出力させると共に、バス１５を介して周辺回路シミュレータ２０へ出力仕様信号を出力させる。 - 特許庁

To deal with the trouble of a multiprocessor system where processors each with a write-back cache memory are connected to a bus, by specifying the processor which issued a write-back in the event of trouble at the time of the write-back, without modifying the architecture of the processor.例文帳に追加

ライトバック方式キャッシュメモリを搭載したプロセッサをバス接続したマルチプロセッサシステムにおいて、プロセッサのアーキテクチャを変更することなく、ライトバック時に障害が発生した際、ライトバックを発行したプロセッサを特定して障害処理を行う。 - 特許庁

Information processing controllers 11, 12, 13 and 14 in the information processing devices 1, 2, 3 and 4 are each composed by connecting, via a bus 29, a main processor 21, a sub-processor 23, a DMAC (direct memory access controller) 25 and a DC (disc controller) 27.例文帳に追加

情報処理装置１，２，３および４内の情報処理コントローラ１１，１２，１３および１４は、それぞれメインプロセッサ２１、サブプロセッサ２３、ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）２５およびＤＣ（ディスクコントローラ）２７を、バス２９を介して接続したものとする。 - 特許庁

When a power monitor circuit 109 detects the abnormality of power during down loading and down loading is interrupted, for example, the communication coprocessor compulsorily resets the main processor, sets a bus connecting the communication coprocessor and a flash memory to be an active state and down-loads the program on the flash memory 104 without the aid of the main processor.例文帳に追加

このダウンロード中に、例えば、電源監視回路１０９が電源異常を検知してダウンロードが中断されたとき、通信コプロセッサは、メインプロセッサを強制リセットするとともに、通信コプロセッサとフラッシュメモリとを接続するバスを活性状態として、プログラムをメインプロセッサを介さずにフラッシュメモリ１０４にダウンロードする。 - 特許庁

To inexpensively and reliably attain high performance and responsiveness as to a common bus, an information processor connected to other information processors through a common memory connected to the common bus and capable of taking charge of part of prescribed distributed processing and a bus control device for suitably imparting the use right of the common bus to each of these information processors.例文帳に追加

本発明は、共通バスと、その共通バスに接続された共通メモリとを介して他の情報処理装置と連係し、かつ所定の分散処理の一部を担う情報処理装置と、これらの情報処理装置にこの共通バスの使用権を適宜付与するバス制御装置とに関し、安価に、かつ確実に高い性能および応答性が達成されることを目的とする。 - 特許庁

The LAN adaptor 12 comprises: an MPU 124, a DGI controller 121; a GPI controller 122, an FCS controller 126, and firmware including a memory, which are interconnected by a processor bus 123.例文帳に追加

このＬＡＮアダプタ１２は、プロセッサバス１２３により相互接続されたＭＰＵ１２４、ＤＧＩコントローラ１２１、ＧＰＩコントローラ１２２、ＦＣＳコントローラ１２６およびメモリを含むファームウエアにより構成される。 - 特許庁

Since a sampling rate converter 102 is provided between a memory 101 and a processor bus 103, pipeline processing is applicable to the sampling rate conversion, and no modification of the DMA controller 123 is required.例文帳に追加

メモリ１０１とプロセッサバス１０３との間にサンプリング率変換器１０２を設けたので、サンプリング率変換についてパイプライン処理が可能であり、ＤＭＡコントローラ１２３の改造を必要としない。 - 特許庁

An extension direct memory access processor (350) is strictly optimized so as to maximize data transfer, but a constitution bus protocol is made as simple as possible to facilitate the implementation ad portability.例文帳に追加

拡張直接メモリアクセスプロセッサ（３５０）はデータ転送を最大限とするために厳しく最適化されるが、実施およびポータビリティを容易にするために構成バスプロトコルはできるだけ単純化される。 - 特許庁

The image processor 1 for detecting the flaw of an inspection object is personal computer equipped with a CPU 2, a main memory 3 and a PCI bus and an image processing boad 6 connected to the PCI buss 4.例文帳に追加

検査対象物の欠陥を検出する画像処理装置１は、ＣＰＵ２、メインメモリ３およびＰＣＩバス４を備えたパーソナルコンピュータ５と、ＰＣＩバス４に接続された画像処理ボード６とを備える。 - 特許庁

A power down control circuit, when it receives the internal power down signal from the processor, outputs a control signal for shifting the volatile semiconductor memory connected to a system bus to a self refresh mode.例文帳に追加

パワーダウン制御回路は、プロセッサから内部パワーダウン信号を受けたときに、システムバスに接続された揮発性半導体メモリをセルフリフレッシュモードに移行させるために制御信号を出力する。 - 特許庁

The controller is provided with a bridge LSI 130 connected to a control processor 120 and to a communication processor 110, a memory 140 connected to the LSI 130, a system bus interface 160 for connecting the controller to an object 400 to be controlled through a system bus 200, and a network interface 150 for connecting the controller to a terminal 20 through the Internet 10.例文帳に追加

制御用プロセッサ１２０と通信用プロセッサ１１０とのそれぞれに接続されたブリッジＬＳＩ１３０と、ブリッジＬＳＩ１３０に接続されたメモリ１４０，制御対象４００とシステムバス２００を介して接続するためのシステムバスインターフェイス１６０、端末２０とインターネット１０を介して接続するためのネットワークインターフェイス１５０を備えた。 - 特許庁

The delay amount may be one or more currents or voltages indicating an amount of PVT compensation to be applied to input or output signals of an application circuit, such as a memory-bus driver, a dynamic random access memory, a synchronous DRAM, a processor or other clocked circuit.例文帳に追加

遅延量は、１つ以上の電流または電圧となる場合があり、メモリバスドライバ、動的ランダムアクセスメモリ、同期ＤＲＡＭ、プロセッサ、あるいは他のクロック回路のようなアプリケーション回路の入力信号または出力信号に適用されるＰＶＴ補正量を示す。 - 特許庁

To solve the problem wherein the quality of a display image is degraded, because a frame rate is lowered or image size is limited, in order to reduce the data amount to be transmitted, when a PCI bus band region can not be taken, in an image processor of transmitting image data to a display memory via a PCI bus.例文帳に追加

ＰＣＩバスを経由して画像データを表示メモリに転送する画像処理装置において、ＰＣＩバス帯域が取れない場合、転送するデータ量を少なくするためフレームレートを落としたり、画像サイズに制限を持たせるため、表示画像の品質が劣化する。 - 特許庁

In a data processor 5 made into ASIC having a CPU 11, a RAM 12, user logic circuits 13a and 13b, a memory test circuit 14 and a ROM 15, a bus 29 connecting these components is provided with a bus separator 28 and a portion 29b connecting the RAM 12 and the memory test circuit 14 is separated from another portion 29a.例文帳に追加

ＣＰＵ１１と、ＲＡＭ１２と、ユーザロジック回路１３ａおよび１３ｂと、メモリテスト回路１４と、ＲＯＭ１５とを有するＡＳＩＣ化されたデータ処理装置５において、これらを接続するバス２９にバスセパレータ２８を設けてＲＡＭ１２とメモリテスト回路１４とを接続する部分２９ｂを他の部分２９ａから切り離す。 - 特許庁

To provide an integrated circuit, capable of transferring a large dataset between at least two function blocks, without having to applying a repeated load to a data bus connection among a processor, a data memory and other functional blocks.例文帳に追加

プロセッサとデータメモリと他の機能ブロックの間のデータバス接続に繰返し負荷を掛けることなく、大きいデータセットを少なくとも２つの機能ブロックの間で転送することができる集積回路を提供する。 - 特許庁

The basic part of a multimedia data processor is composed of a CPU 1100, an image display device 2100, an integrated memory 1200, a system bus 1920 and input/output devices 1300, 1400 and 1500 connected thereto.例文帳に追加

マルチメディアデータ処理装置の基本部分は、ＣＰＵ１１００、画像表示装置２１００、統合メモリ１２００、システムバス１９２０およびそれに接続される入出力デバイス１３００、１４００、１５００からなる。 - 特許庁

A host unit 1 is connected through an interface 2 with a system bus 3 which is connected with a processor 4, a program ROM 5, a working memory 6, a font ROM 7, an image memory 8, and a print engine interface 9 which is further connected with a print engine 20.例文帳に追加

上位装置１は、インタフェース２を介してシステムバス３と接続され、システムバス３には、プロセッサ４、プログラムＲＯＭ５、ワーキングメモリ６、フォントＲＯＭ７、画像メモリ８、プリントエンジンインタフェース９が接続され、プリントエンジンインタフェース９には、プリントエンジン２０が接続されて構成される。 - 特許庁

On receiving the broadcast memory access request, the system controller of another node outputs the cache state included in the tag information corresponding to the space x to the system bus, gives a request to its follower processor or memory for a necessary process based on the state of the cache existing on the system bus and returns a response to the system controller of a master after the requested process is over.例文帳に追加

ブロードキャストされたメモリ・アクセス要求を受け取った他のノードのシステム・コントローラは、メモリ空間ｘに対応するタグ情報が持つキャッシュ状態をシステム・バス上に出力し、次いでシステム・バス上のキャッシュの状態を参照して配下のプロセッサ又はメモリに対して必要な処理を要求し、要求した処理が終了した後にマスタのシステム・コントローラに対して応答を返す。 - 特許庁

To provide an image forming apparatus having a plurality of controllers, and capable of reducing constraints imposed on high-speed operation and a cost reduction caused by memory bus congestion or processor communication path congestion.例文帳に追加

複数の制御装置を有する画像形成装置において、メモリバスまたはプロセッサ通信路における輻輳による高速化への制約や低コスト化への制約を軽減することができる画像形成装置を提供することを目的とする。 - 特許庁

A display board 20 is provided with a VDP (Video Display Processor) 22, a ROM (Read Only Memory) 23, a CPU (Central Processing Unit) 24, a clock IC 25, a voice IC 26, and a bus 200.例文帳に追加

表示基板２０には、ＶＤＰ（Ｖｉｄｅｏ Ｄｉｓｐｌａｙ Ｐｒｏｃｅｓｓｏｒ）２２、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２３，ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２４、時計ＩＣ２５、音声ＩＣ２６、バス２００が備えられている。 - 特許庁

The CPU 53 reads compression image data and its attribute information from a memory 54 and outputs the same, a result of reliability determination, and area designation information for designating an area to be output to a second image processor 66 via a bus controller 67 so as to have the second image processor 66 perform processing.例文帳に追加

ＣＰＵ５３は、第２画像処理装置６６に処理をさせるべく、圧縮画像データ及びその付帯情報をメモリ５４から読み出してこれらと、信頼判定の結果と、出力対象の領域を指定する領域指定情報とを、バス制御装置６７を介して第２画像処理装置６６に出力する。 - 特許庁

An image processor includes: image processing means for performing image processing on tile images which are divided for each prescribed image size; and a memory connected via a memory bus.例文帳に追加

所定の画像サイズごとに分割されたタイル画像に対して画像処理を実行する画像処理手段と、メモリバスを介して接続されたメモリとを備える画像処理装置において、前記画像処理手段での画像処理を実行したタイル画像それぞれに対して、当該タイル画像内の画素が全て白であるか否かを示すフラグを設定する。 - 特許庁

Since an input switching means 104 and an output switching means 105 are provided to switch the buffer memory 101 and the processor bus 103 for an input source and an output destination, the sampling rate conversion is realized in any optional direction in the case of write to and read from the buffer memory.例文帳に追加

サンプリング率変換器１０２の入力元や出力先として、バッファメモリ１０１とプロセッサバス１０３とを切り替える、入力切替手段１０４及び出力切替手段１０５を設けたので、バッファメモリに書き込む際でも、バッファメモリから読み出す際でもどちらの方向でも任意の方向でサンプリング率変換が可能になる。 - 特許庁

To reliably process display data and to secure the display performance even when there is a delay in reading data from an external memory outside the processor, such as when the traffic is large on the data bus.例文帳に追加

例えばデータバスのトラフィックがあがった場合など、プロセッサ外部の外部メモリからのデータ読み込みが間に合わなくなる虞がある状況であっても、表示データ処理を確実にできるようにし、表示性能を確保することができるようにする。 - 特許庁

To provide an image processor that can reduce a transfer quantity of image data of a data bus and a storage capacity of a frame memory or a storage capacity of an auxiliary storage device required to store the image data.例文帳に追加

データバスにおける画像データの転送量を減少させ、さらに、その画像データを格納させるために必要なフレーム・メモリーの記憶容量または補助記憶装置の記憶容量を減少させることができる画像処理装置を提供すること。 - 特許庁

This signal processor is provided with interface module groups 19-31 corresponding to plural signals, a control module 8 and processing module groups 9b-16b, and memory module groups 9a-19a, and each module is connected through plural independent buses 6, 7, 17, and 18 including a high speed data bus.例文帳に追加

複数の信号に対応したインターフェースモジュール群１９〜３１と、制御モジュール８および処理モジュール群９ｂ〜１６ｂと、メモリモジュール群９ａ〜１９ａとを設け、各モジュールを、高速データバスを含んだ独立した複数のバス６，７，１７，１８により接続する。 - 特許庁

When the read queue becomes fuller, requests are, or if the read queue gradually becomes full, three or more memory access modes are used, and gradually the requests are serviced in a manner that maximizes throughput on a memory bus to reduce the likelihood that the read queue will become full and further requests from the processor would have to be halted.例文帳に追加

読み取りキューがより満たされると、要求は、または、読み取りキューが徐々に満たされると、３つ以上のメモリ・アクセス・モードを用いて、徐々に要求は、読み取りキューが満杯になりプロセッサからのさらなる要求が停止されなければならなくなる可能性を低減するためにメモリ・バス上のスループットを最大化する仕方でサービスされる。 - 特許庁

To achieve speeding up in a graphic and a video display by achieving speeding up of an interface processing speed and controlling and suppressing the electric power consumption within a chip by disposing a large-scale bus between a display processor and a memory in the graphic and video display system of a computer.例文帳に追加

本発明は、計算機のグラフィックおよびビデオ表示システムにおいて、表示プロセッサとメモリ間に大規模なバスを設けることにより、インターフェース処理速度の高速化を実現し、またチップ内の消費電力を制御、抑制することにより、グラフィックおよびビデオ表示において高速化を実現する。 - 特許庁

In the computers 100-1 to N, a processor 101, memory 102, an I/O device 103, a disk control mechanism 104, a computer connecting network adaptor 130 and a disk request processing part 110 are connected to a system bus 105, and disks 106-1 to N are connected to the disk control mechanism 104.例文帳に追加

計算機１００−１〜Ｎは、プロセッサ１０１、メモリ１０２、Ｉ／Ｏ装置１０３、ディスク制御機構１０４、計算機結合網アダプタ１３０、ディスク要求処理部１１０がシステムバス１０５に結合し、ディスク１０６−１〜Ｎがディスク制御機構１０４に接続して構成される。 - 特許庁

In a bus arbitration device 500 that utilizes the resource use management device, upon detecting that a processor 60 is permitted to access a memory 80, a detection unit 510 decreases the value of a counter 130 by 1 and starts a timer, in a delay circuit 110, that is not in operation to count time.例文帳に追加

リソース使用管理装置を適用したバス調停装置５００の検出部５１０は、プロセッサ６０に対しメモリ８０へのアクセスが許可されたことを検出し、カウンタ１３０の値を１つ減少させ、遅延回路１１０の計時を行っていないタイマに計時を開始させる。 - 特許庁

To provide a multiprocessor system capable of analyzing collaborative motion of all processors before failure when the failure occurs, with respect to the multiprocessor system where the plurality of processors 2_1-2_n are managed by a management processor 1, and accessing to a common memory 3 is controlled by a bus control device 4.例文帳に追加

複数のプロセッサ2_1〜2_nが管理プロセッサ1によって管理され、バス制御装置4によって共有メモリ3へのアクセスが制御されるマルチプロセッサシステムに関し、或るプロセッサで障害が発生したとき、障害発生に至るまでの全プロセッサの連携動作の解析を可能にする。 - 特許庁

This image processor for storing inputted image information in a page memory 12 to transfer it to an input part 13 via the shared bus 14 is provided with a compressing part 15 for compressing the image information to generate compressed data and an expansion part 18 for expanding the compressed data to generated expanded data and transfers the compressed data to the part 18 via the bus 14.例文帳に追加

入力した画像情報をページメモリ１２に蓄積し、共有バス１４を介して出力部１３に転送する画像処理装置において、画像情報を圧縮し、圧縮データを生成する圧縮部１５と、圧縮データを伸長し、伸長データを生成する伸長部１８と、を備え、共有バス１４を介して圧縮データを伸長部１８へ転送する。 - 特許庁

In this picture processor, one part of data read from a DRAM 4 being an outside memory connected with a shared bus 2 connecting plural processors 1A and 1B in parallel is segmented by a funnel shifter 31 being a first segmenting circuit, and the segmented data are segmented by a second segmenting circuit, and written through local buses 6A and 6B in the processor in local memories 7A and 7B.例文帳に追加

この発明は、複数のプロセッサ１Ａ、１Ｂを並列接続する共有バス２に接続された外部メモリのＤＲＡＭ４から読み出したデータの一部を第１の切り出し回路となるファネルシフタ３１により切り出し、切り出したデータを第２の切り出し回路により切り出し、前記プロセッサ内のローカルバス６Ａ、６Ｂを介してローカルメモリ７Ａ，７Ｂに書き込むように構成される。 - 特許庁

The trace information processor recording trace information from the computer device in the memory through a USB (universal serial bus) receives transfer data on trace information delivered by instructions from an application in the computer device, through a USB control part, analyzes a header part of the transfer data to generate a corresponding command, and carries out writing/reading of trace information to/from the memory according to the command.例文帳に追加

本発明は、ＵＳＢを介してコンピュータ装置からのトレース情報をメモリに記録するトレース情報処理装置であって、コンピュータ装置におけるアプリケーションからの指示によって送出されたトレース情報に関する転送データをＵＳＢ制御部を経由して受信し、転送データのヘッダ部分を解析して対応するコマンドを生成し、コマンドにしたがってメモリへのトレース情報の書込み／読出しを実行することを特徴とする。 - 特許庁

The memory aliasing module 102 as overlay control module monitors (secretly searches) access from a processor connected through a bus 224 to an address designation enable circuit and orients that access to any suitable spare address designation enable circuit inside the spare address designation enable circuit bank 210 capable of providing information access accelerated rather than original access to be performed from that address designation enable circuit.例文帳に追加

オーバレイ制御モジュールとしてのメモリエイリアシング・モジュール１０２が、バス２２４を介して接続されるプロセッサによるアドレス指定可能回路へのアクセスをモニタ（「隠密探索」）して、そのアクセスを、アドレス指定可能回路からなされる本来のアクセスでの場合よりも速い情報アクセスが得られる予備アドレス指定可能回路バンク２１０内の適切な予備アドレス指定可能回路へ指向し直す。 - 特許庁