「memory-array」に関連した英語例文の一覧と使い方(37ページ目) - Weblio英語例文検索

A memory cell array region 10 is divided into row blocks11A, 11B for every sub-bit line 40 in which a main bit lines 30 are made to be hierarchy.例文帳に追加

メモリセルアレイ領域１０は、メインビット線３０を階層化したサブビット線４０毎にローブロック１１Ａ，１１Ｂに分割されている。 - 特許庁

To prevent occurrence of malfunction due to the influence of a noise component of a signal line, when the signal line is arranged on a memory array region.例文帳に追加

メモリアレイ領域上に信号線を配設した場合に、信号線のノイズ成分の影響により、誤動作が生じるのを防止する。 - 特許庁

By this setup, a bulk region can be kept always at a certain voltage independently of the position of memory cells without increasing a cell array in area.例文帳に追加

セルアレーの面積を増加せずに、メモリセルの位置に関係なく均一にバルク領域の電圧を一定に維持することができる。 - 特許庁

To provide a burn-in device for accelerating burn-in with a peripheral circuit part and a logic circuit part as well as with a memory cell array part.例文帳に追加

メモリセルアレイ部のみならず、周辺回路部やロジック回路部においてもバーンインの加速化を図ることが可能なバーンイン装置を得る。 - 特許庁

As a result, a space occupied by the signal line on a chip is minimized, and a data interference between the memory cell array and the signal line is prevented.例文帳に追加

その結果、チップ上で信号ラインが占める空間が最小化され、メモリセルアレイと信号ライン間のデータ干渉が防止される。 - 特許庁

A floating gate type electric field effect transistor Tr connected to a word line and a bit line is arranged on a memory cell array in the form of a matrix.例文帳に追加

メモリセルアレイには、ワード線とビット線とに接続された浮遊ゲート型電界効果トランジスタＴｒをマトリクス状に配置している。 - 特許庁

The sense amplifier arrays 148 each include a pair of bit lines blu, /blu, a sense amplifier part 102, a memory array part 101, and switch parts 114, 117.例文帳に追加

センスアンプアレイ１４８はビット線対ｂｌｕ、／ｂｌｕとセンスアンプ部１０２とメモリアレイ部１０１とスイッチ部１１４、１１７とを備える。 - 特許庁

When address information corresponds to an address in a redundant memory array 317, DISABLE is made active, and a main column selection circuit 307 is made invalid.例文帳に追加

アドレス情報が冗長メモリアレイ内のアドレスに対応すると、ＤＩＳＡＢＬＥがアクティブになり主カラム選択回路を無効にする。 - 特許庁

Thus, selection of a block corresponding to the block address signal ARi is performed for each memory cell array 11a, 11b.例文帳に追加

これにより、メモリセルアレイ１１ａ，１１ｂごとに、ブロックアドレス信号ＡＲｉに対応したブロックの選択が行われる構成となっている。 - 特許庁

Data transfer can be performed mutually by a write- state-machine WSM among each SRAM0 and SRAM1, and the flash memory array 11.例文帳に追加

各ＳＲＡＭ０およびＳＲＡＭ１とフラッシュメモリアレイ１１とは、ライトステートマシンＷＳＭによって、相互にデータ転送可能になっている。 - 特許庁

To provide a method and a device, capable of testing a multiple memory array regarding multiplex processor cores (105-108) on a single computer chip (100).例文帳に追加

本発明の方法及び装置は、単一コンピュータチップ（100）上の多重プロセッサコア（105〜108）と関連する多重メモリメモリアレーの試験を可能にする。 - 特許庁

To provide a semiconductor device capable of suppressing coupling noise between adjacent bit lines of a memory cell array in which a bit line configuration is hierarchized.例文帳に追加

ビット線構成が階層化されたメモリセルアレイの隣接ビット線間のカップリングノイズを抑制可能な半導体装置を提供する。 - 特許庁

In a cell contact pad system, a continuous dummy cell contact pad which intersects a cell gate electrode is formed in the outer circumference of a memory cell array.例文帳に追加

セルコンタクトパッド方式において、メモリセルアレイの外周部にセルゲート電極と交差し、連続するダミーのセルコンタクトパッドを形成する。 - 特許庁

ARRAY WITHOUT CONTACT POINT AND ISOLATION OF NONVOLATILE MEMORY CELL, EACH HAVING FLOATING GATE FOR CHARGE STORAGE, AND MANUFACTURING METHOD AND ITS USAGE例文帳に追加

各々が電荷蓄積用浮遊ゲートを持つ不揮発性メモリセルのアイソレーションの無い接点の無い配列、その製造方法及び使用方法 - 特許庁

The output signal conductors of block-address selector circuits 32b1, 32b2,... are disposed as through wirings 51 passed on the regions of the memory cell array 1.例文帳に追加

ブロックアドレス選択回路３２ｂ１，３２ｂ２，…の出力信号線はメモリセルアレイ１の領域上を通るスルー配線５１として配設される。 - 特許庁

The work line RWL1 for reference cell is a word line activated when a memory cell array redundant word line ReWL is selected.例文帳に追加

一方、リファレンスセル用ＲＷＬ１はメモリアレイ冗長ワード線ＲｅＷＬが選択された場合に活性化するワード線とする。 - 特許庁

An extra memory array 10p comprises a plurality of extra sectors of (m) pieces or less corresponding to an object unit in one time data write respectively.例文帳に追加

エクストラメモリアレイ１０ｐは、それぞれが１回のデータ読出における対象単位に相当する、ｍ個以下の複数のエクストラセクタを含む。 - 特許庁

The bit line decorder scheme is provided that connects data and voltage to a plurality of bit lines at the dual bit flash memory array.例文帳に追加

本発明において、データ及び電圧を、デュアルビット・フラッシュ・メモリ・アレーの複数のビット線へ接続するビット線デコーダ構造が説明される。 - 特許庁

To obtain an electronized data array which requires only a small memory space, can simply traverse in the space and can perform alteration by a simple method.例文帳に追加

僅かなメモリ空間だけを必要とし、前記空間を簡単にトラバースでき、且つ簡単な手法で改変できる電子化データアレイを得る。 - 特許庁

Memory cells are arranged respectively at intersection positions of word lines and the first bit lines 1BL formed in each cell array block B0∼B7.例文帳に追加

各セルアレイブロックＢ０〜Ｂ７内に形成されたワード線ＷＬと第１ビット線１ＢＬとの交点位置に、メモリセルＭＣを配置する。 - 特許庁

Block-address selector circuits 32a1, 32b1, 32a2, 32b2,... transmitting selecting signals to each word-line driver circuit are arranged collectively on the left side of the memory cell array.例文帳に追加

各ワード線ドライバ回路に選択信号を供給するブロックアドレス選択回路３２ａ１，３２ｂ１，３２ａ２，３２ｂ２，…は、メモリセルアレイ１の左側にまとめて配置される。 - 特許庁

In discriminating the chip, a hamming distance of the data of the memory cell array is measured, and the chip is discriminated to be identical if the hamming distance is within a prescribed threshold.例文帳に追加

チップの判別は、メモリセルアレイのデータのハミング距離を測定し、ハミング距離が所定閾値以内の場合に同一チップと判別する。 - 特許庁

On the opposite side of the address signal line region RA of the first word line driver region WD1, a memory cell array CA is arranged.例文帳に追加

また、第１のワード線ドライバ領域ＷＤ１のアドレス信号線領域ＲＡとは反対側にメモリセルアレイＣＡが配置されている。 - 特許庁

To provide a control circuit having a reduced reconfiguration time of a logic circuit by reducing a size of the circuit for writing or reading a memory array.例文帳に追加

メモリアレイの書き込みあるいは読み出しの回路を小型化し、論理回路の再構成時間を短縮する制御回路を提供する。 - 特許庁

A control circuit 70 controls erasion of the first or the second sector of the memory cell array 64 in accordance with the first or the second decoding signal.例文帳に追加

制御回路は、前記第１または第２復号信号に応じて前記メモリアレイの第１または第２セクタの消去を制御する。 - 特許庁

The decoder is connected to the memory cell array through a word line, and provides a word line voltage to a selected word line in response to a fetch address.例文帳に追加

デコーダはワードラインを介してメモリセルアレイと接続され、フェッチアドレスに応答して選択されたワードラインにワードライン電圧を提供する。 - 特許庁

First well regions W1, W2 and second well regions V1, V2, which are extended in the column direction of a memory cell array, are formed alternately.例文帳に追加

メモリセルアレイの列方向に延びる第１のウエル領域Ｗ_1 、Ｗ__2 及び第２のウエル領域Ｖ_1 、Ｖ_2 が交互に設けられている。 - 特許庁

A storage device comprises a cell array 101 provided on a driving circuit 102, in which potential from the driving circuit 102 is supplied to wiring connected to memory cells 100.例文帳に追加

セルアレイ１０１の内部において、メモリセル１００に接続された配線に、駆動回路１０２から電位の供給が行われる。 - 特許庁

Write-in data DQ is taken in by a latch circuit 22 in a period in which read-out of data from a memory cell array is not performed and held.例文帳に追加

書込データＤＱは、メモリセルアレイからのデータの読出が行なわれていない期間にラッチ回路２２により取込まれて保持される。 - 特許庁

To provide a method, apparatus and program for speedily, precisely and easily executing a circuit simulation of a large scale memory cell array such as a DRAM.例文帳に追加

ＤＲＡＭ等、大規模メモリセルアレイの回路シミュレーションを高速、高精度で容易に実行可能とする方法、装置、プログラムの提供。 - 特許庁

Accordingly, the highly dense memory array can be achieved with a three-dimensional cross-point architecture selected as the simple manufacturing method.例文帳に追加

本発明によると、単純化された工程として３次元交差点構造を有する高密度のメモリアレイを実現することができる。 - 特許庁

To secure synchronism with a host computer by preventing data stored in a cache memory from being lost owing to a fault occurring to a disk array device.例文帳に追加

ディスクアレイ装置で発生した故障で、キャッシュメモリに記憶されたデータが喪失することを防止し、ホストコンピュータとの同期を保障する。 - 特許庁

To provide reliable resistance nonvolatile suitable for 3-dimensional structure supper-high density memory array which does not need an active device.例文帳に追加

アクティブデバイスを必要としない３次元構造超高密度メモリアレイに適した信頼できる抵抗不揮発性を提供することである。 - 特許庁

To restrain an increase in the area of a semiconductor storage device by reducing a well boundary part of a memory cell array.例文帳に追加

メモリセルアレイのウエル境界部分を縮小することにより、半導体記憶装置の面積の増加を抑えることを目的としている。 - 特許庁

The analog-to-digital sense unit senses analog signals associated with the memory array and converts analog signals into distributions of digital values.例文帳に追加

アナログ対デジタルセンスユニットは、メモリアレイに関連付けられているアナログ信号を感知し、当該アナログ信号をデジタル値の分布に変換する。 - 特許庁

The graphics controller is provided with the memory, a line buffer suited to the reception of video data and a data array circuit for communicating with the line buffer.例文帳に追加

グラフィックスコントローラはメモリ及びビデオデータの受信に適合させたラインバッファを備え、ラインバッファと通信するデータ配列回路を有する。 - 特許庁

Read data read from a memory cell array 15 by a read command in a normal operation mode are readable from an external terminal 10.例文帳に追加

通常動作モードにおいてリードコマンドによってメモリセルアレイ１５から読み出されたリードデータが外部端子１０から読み出し可能とされる。 - 特許庁

To provide a high-density cross point resistor memory array which is self-aligned to a bottom electrode and has a separated PCMO cell pillar.例文帳に追加

底部電極に対して自己整合された、分離ＰＣＭＯセルピラーを有する高密度クロスポイント抵抗体メモリアレイを提供すること。 - 特許庁

A memory-array or a cross-bar-switch can be formed by arranging plural superconducting cells having direct coupling on rows and columns.例文帳に追加

直接結合を有する超電導セルを複数個、行列上に配列して、メモリ・アレイ又はクロスバー・スイッチを形成することができる。 - 特許庁

A data signal held in the memory 3 is utilized when the same data signal is outputted continuously by a plurality of the number of times to the element array 2.例文帳に追加

素子アレイ２に連続して複数回数同じデータ信号を出力する場合、メモリ３に保持されるデータ信号を利用する。 - 特許庁

The current source is integrated between the array of memory cells and the connecting section for the current source in the semiconductor chip, and is operated continuously.例文帳に追加

電流源は、メモリ・セルのアレイと半導体チップ内の電流源への接続部との間に一体化され、連続的に動作する。 - 特許庁

Quantity of light of a predetermined range along a separation flow channel is detected by a photocell array 7 to be temporarily stored in a memory 40b as absorbancy.例文帳に追加

分離流路に沿った所定範囲の光量がフォトセルアレイ７で検出され、吸光度としてメモリ４０ｂに一時的に記憶される。 - 特許庁

A floating gate electrode FG for information charge storage is provided in a memory cell array MR on a principal plane of a semiconductor substrate 1S.例文帳に追加

半導体基板１Ｓの主面のメモリセルアレイＭＲには情報電荷蓄積用の浮遊ゲート電極ＦＧが配置されている。 - 特許庁

BIDIRECTIONAL SPLIT GATE NAND FLASH MEMORY STRUCTURE, ARRAY, PROGRAMMING METHOD OF THE SAME, ERASING METHOD, READOUT METHOD AND MANUFACTURING METHOD例文帳に追加

双方向分割ゲートＮＡＮＤフラッシュメモリ構造及びアレイ、そのプログラミング方法、消去方法及び読み出し方法、並びに、製造方法 - 特許庁

Higher-order word data LW and lower-order word data UW are reduced to 8-bit byte data and stored in a memory cell array 10.例文帳に追加

上位ワードデータＬＷおよび下位ワードデータＵＷは、それぞれ８ビットのバイトデータに縮退して、メモリセルアレイ（１０）内に格納する。 - 特許庁