「memory-array」に関連した英語例文の一覧と使い方(35ページ目) - Weblio英語例文検索

A memory system includes: a nonvolatile semiconductor memory 1 having a plurality of memory cells for storing x bits(x is an integer of three or more) and provided with a memory cell array 11 in which bit allocation is performed to 2^x threshold distributions; and a controller 2 for controlling operation of the nonvolatile semiconductor memory 1 during writing.例文帳に追加

実施形態に係わるメモリシステムは、ｘ（ｘは３以上の整数）ビットを記憶する複数のメモリセルを有し、２^ｘ個の閾値分布にビット割り付けが行われるメモリセルアレイ１１を備える不揮発性半導体メモリ１と、書き込み時に不揮発性半導体メモリ１の動作を制御するコントローラ２とを備える。 - 特許庁

The FIFO memory device is provided with a memory array having a plurality of address arrangements and capable of storing input data and a boundary pointer indicating the end point of a buffer area to be formed in the memory array capable of storing the input data and characterized by controlling the value of the boundary pointer in accordance with the volume of the input data.例文帳に追加

複数のアドレス配置を有し、入力データを格納するメモリアレイと、前記入力データが格納され得る前記メモリアレイ内に形成されるバッファ領域の終了点を示すバウンダリポインタと、格納されている前記入力データの量に応じて前記バウンダリポインタの値を調整することを特徴とする。 - 特許庁

A nonvolatile semiconductor memory device 10 is provided with a memory cell array 20; a shift value storing region 25 which stores a shift value SET; a control circuit 50 which controls data reading and writing for the memory cell array 20 and the shift value storing region 25; and a data processing circuit 100 which is connected to the control circuit 50.例文帳に追加

不揮発性半導体記憶装置１０は、メモリセルアレイ２０と、シフト値ＳＦＴを格納するシフト値格納領域２５と、メモリセルアレイ２０及びシフト値格納領域２５に対するデータの読み書きを制御する制御回路５０と、制御回路５０に接続されたデータ処理回路１００とを備える。 - 特許庁

In each memory cell unit, a memory cell array consisting of a series connection in the array direction of a predetermined number of memory cell transistors MC capable of electrical writing and erasure of data has one end connected with a bit line BL through a first select gate transistor and the other end connected with a source line SL through a second select gate transistor SGS.例文帳に追加

各メモリセルユニットは、電気的なデータの書き込みおよび消去が可能な所定個のメモリセルトランジスタＭＣを列方向に直列に接続したメモリセル列の、その一端が第１の選択ゲートトランジスタを介してビット線ＢＬに接続され、他端が第２の選択ゲートトランジスタＳＧＳを介してソース線ＳＬに接続されている。 - 特許庁

This system comprises first resistance specification test circuits 108, 300, 400 which are connected to bit lines of a memory array 102, test resistance of each memory cell 310, 410 in the memory array 102, and decide whether the resistance is in a range of the highest limit and the lowest limit or not.例文帳に追加

メモリアレイ１０２のビット線に連結し、メモリアレイ１０２内の各メモリセル３１０、４１０の抵抗を試験し、その抵抗が所定の上限および下限内にあるか否かを決定する第１の抵抗仕様試験回路１０８、３００、４００を含んでいる磁気抵抗メモリアレイ集積回路用の組み込み自己試験システムを提供する。 - 特許庁

To perform a read or a write of a plurality of bytes by one time access even in a memory array constitution in which two bits are accumulated in one memory cell, and to make this memory array usable for every system while increasing the read speed by using a sense amplifier not precharged which is the read system with furthermore high speed.例文帳に追加

１メモリセルに２ビットを蓄積するメモリアレイ構成においても、１回のアクセスで複数バイトを読出し又は書込みすることができ、また、さらなる高速読出し方式であるプリチャージしないセンスアンプを使用することで、読出しの高速化とともに、あらゆるシステム用途にこのメモリアレイを使用可能とする。 - 特許庁

A plurality of global word lines 20, 21 are disposed in a memory cell of one line of a memory cell array, and each of the global word lines 20, 21 is formed in two wiring layers of upper and lower layers.例文帳に追加

メモリセルアレイの１行のメモリセルに対して複数のグローバルワード線２０、２１を配置し、その各々のグローバルワード線２０、２１を上層及び下層の２つの配線層に形成する。 - 特許庁

This integrated-circuit memory device is provided with a memory cell array, a plurality of data input-output pins, and a plurality of input-output circuits coupled to respective data input-output pins.例文帳に追加

メモリセルアレイ、複数のデータ入出力ピン、及びそれぞれのデータ入出力ピンとそれぞれ結合された複数の入出力回路を備える集積回路メモリ装置である。 - 特許庁

To provide a magnetic memory capable of writing and reading of stable information by blocking an unnecessary magnetic field ranging from circumference to a memory array, and having high reliability of holding record for a long period.例文帳に追加

メモリアレイに周囲から及ぶ不要な磁場を遮断して、安定した情報の書き込みと読み出しが出来、長期間の記録保持の信頼性が高い磁気メモリを提供する。 - 特許庁

The multi-port memory architecture is provided with a memory array, a plurality of ports configured to receive/transmit data, and a plurality of port buffers each of which performs transmitting/receiving data for one or more of the ports.例文帳に追加

メモリアレイと、データを受信／送信するように構成された複数のポートと、それぞれがポートの一つ以上との間でデータの送信／受信を行う複数のポートバッファとを備える。 - 特許庁

The information on the number of times of writing in a memory cell array 101 is read from an address control memory cell 105 by a reading circuit 196, and passed to a word line decoder 103.例文帳に追加

メモリセルアレイ１０１に書き込み動作を行った回数に関する情報を、アドレス制御用メモリセル１０５から読み出し回路１０６により読み出し、ワード線デコーダ１０３に渡す。 - 特許庁

A semiconductor storage device comprises a plurality of first wires disposed in parallel with each other, a plurality of second wires disposed in such a manner as to cross the first wires and a memory cell array including memory cells.例文帳に追加

半導体記憶装置は、平行に配置された複数の第１配線と、第１配線と交差するように配置された複数の第２配線と、メモリセルを含むメモリセルアレイとを備える。 - 特許庁

A control circuit 22 of the semiconductor memory 2 generates a 10 bit address with the first address information as a high order 4 bit and the second address information as a low order 6 bit, and outputs it to a memory array 21.例文帳に追加

半導体メモリ２のコントロール回路２２は、第１アドレス情報を上位４ビット、第２アドレス情報を下位６ビットとして１０ビットのアドレスを生成し、メモリアレイ２１に出力する。 - 特許庁

To provide a semiconductor storage device capable of suppressing the influence of the leak current of a memory cell in a memory cell array, and improving the reliability of read data and the stability of the operation.例文帳に追加

メモリセルアレイにおけるメモリセルのリーク電流による影響を抑制でき、読み出しデータの信頼性及び動作の安定性を向上できる半導体記憶装置を提供する。 - 特許庁

To provide a nonvolatile semiconductor memory device having a memory array structure, which allows resistance of a source diffusion layer to be reduced, with the increase in a manufacturing process controlled to a minimum.例文帳に追加

製造工程の増大を最小限に抑制しつつ、ソース拡散層の低抵抗化を実現できるメモリセルアレイ構造を備えた不揮発性半導体記憶装置を提供する。 - 特許庁

Complementary second global bit lines (GBL, /GBL) for transmitting the data of a memory cell MC, read out through complementary bit lines (BL, /BL), are disposed above a memory cell array (BLock).例文帳に追加

相補性ビット線（ＢＬ、／ＢＬ）を通じて読み出されたメモリセルＭＣのデータを伝達する相補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリセルアレイ（ＢＬｏｃｋ）の上部に配置する。 - 特許庁

Therefore, since a MONOS type memory cell is used as a memory cell of 1 bit/cell and the conventional type array constitution is adopted, the manufacturing process and the constitution can be simplified.例文帳に追加

したがって、ＭＯＮＯＳ型メモリセルを１ビット／セルのメモリセルとして使用し、従来型のアレイ構成を採用したので、製造プロセスの簡単化および構成の簡単化を図ることができる。 - 特許庁

The impurity area and the word line are driven, and in the same memory cell array, for instance, a plurality of memory cells on the word line of cell arrays 1,...n+1,..., 2n+1,... are operated in parallel.例文帳に追加

そして、不純物領域およびワード線を駆動して、同じメモリセルアレイ内で、たとえばセル列１，…ｎ＋１，…，２ｎ＋１，…の同一ワード線上の複数のメモリセルを並列に動作させる。 - 特許庁

A multiport memory is provided with a plurality of ports (c) for receiving/transmitting the data (b) of a memory array (a), and a plurality of port buffers for transmitting/receiving with one or more ports.例文帳に追加

マルチポートメモリは、（ａ）メモリアレイ（ｂ）データを受信／送信する複数のポート（ｃ）それぞれがポートの一つ以上との間でデータの送信／受信を行う複数のポートバッファを備える。 - 特許庁

The read circuit (24) is configured to sense resistance of the memory cell (26) in the array of memory cells (26) to obtain a sense result and calibrate the read circuit (24) based on the sensed result.例文帳に追加

読み出し回路(24)は、メモリセル(26)のアレイ内のメモリセル(26)の抵抗をセンシングしてセンス結果を取得し、そのセンス結果に基づいて読み出し回路(24)を較正するように構成される。 - 特許庁

The pixel data of the second frame (search frame) is stored in a unit B with multiple memory cells in a memory cell array unit 20b arranged in a complement form in the direction to which the bit line BL is extending.例文帳に追加

第２のフレーム（探索フレーム）の画素データを、メモリセルアレイ部２０ｂの、ビット線ＢＬが延びる方向に並ぶ複数のメモリセルからなるユニットＢに２の補数の形式で記憶する。 - 特許庁

The pixel data of the first frame (reference frame) is stored in a unit A with multiple memory cells in a memory cell array unit 20a arranged in a straight binary form in a direction to which a bit line BL is extending.例文帳に追加

第１のフレーム（参照フレーム）の画素データを、メモリセルアレイ部２０ａの、ビット線ＢＬが延びる方向に並ぶ複数のメモリセルからなるユニットＡに、ストレートバイナリの形式で記憶する。 - 特許庁

A memory device includes an array portion of resistive memory cells organized in rows and columns, wherein the rows correspond to word lines and the columns correspond to bit lines.例文帳に追加

各行と各列とにて組織化された、抵抗メモリセルのアレイ部を含むメモリ装置に関するものであり、上記各行は各ワード線に対応し、上記各列は各ビット線に対応する。 - 特許庁

To provide a tool for generating an exact and optimum memory set on an integrated circuit from combination of memory structure automatically created from usable spreading and/or a logic array.例文帳に追加

利用可能な拡散及び／又はロジック・アレイから自動的に生成されたメモリ構造の組合せから、集積回路上に正確かつ最適なメモリ・セットを生成するツールを提供すること。 - 特許庁

The memory array is advantageously configured so as to eliminate the need for a pass gate being operatively coupled to a corresponding nonvolatile storage element in the at least one memory cell.例文帳に追加

都合のよいことに、メモリアレイは、少なくとも１つのメモリセルの対応する不揮発性記憶素子に動作できるように結合しているパスゲートを使用しないですむように構成されている。 - 特許庁

A reading/writing/erasure control circuit controls the write circuit 26 to perform writing so that threshold levels of all the memory cells in the memory cell array 36 become identical before the next writing.例文帳に追加

読出／書込／消去制御回路は、次回の書込み行なう前に、メモリセルアレイ３６内のすべてのメモリセルの閾値レベルが同一となるように書込回路２６に書込みを行なわせる。 - 特許庁

To specify a plurality of rows in the same memory array bank by a single external row address regarding a semiconductor storage suited for speeding up access to a memory cell.例文帳に追加

本発明はメモリセルへのアクセスの高速化に好適な半導体記憶装置に関し、同一のメモリアレイバンク内の複数の行を、単一の外部行アドレスで指定することを目的とする。 - 特許庁

A prescribed number of datum bits of data read to an internal datum bus 12 from a memory array 2 are transmitted to an internal address bus 8 through a transmitting circuit 16 and are given to a memory cell selecting circuit 10.例文帳に追加

メモリアレイ（２）から内部データバス（１２）に読出されたデータのうち所定数のデータビットを転送回路（１６）を介して内部アドレスバス（８）に転送してメモリセル選択回路（１０）へ与える。 - 特許庁

The memory 26 is arranged in a row and column state, has an array of memory cells 29 having plural current terminals 30, and current is supplied successively to each of plural current terminals.例文帳に追加

メモリ（２６）は、行および列に配列され、複数の電流端子（３０）を有するメモリ・セル（２９）のアレイを有し、複数の電流端子の各々に電流が順次供給される。 - 特許庁

To provide a nonvolatile memory device having a stacked structure of which the degree of integration is enhanced by simplifying the arrangement and coupling of a cell array of a stacked structure and peripheral circuits, and to provide a memory card and a system.例文帳に追加

積層構造のセルアレイと周辺回路との配置及び連結とを単純化して、集積度を高めた積層構造の不揮発性メモリ装置、メモリカード及びシステムを提供する。 - 特許庁

A memory cell array 1 is connected with a word line WL and a bit line BL, and a plurality of memory cells each of which stores one of n values (n is a natural number of ≥2) is arranged in a matrix.例文帳に追加

メモリセルアレイ１は、ワード線ＷＬ、及びビット線ＢＬに接続され、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されている。 - 特許庁

To provide a non-volatile memory cell that can be driven at a low voltage and is capable of high-speed program and high-density integration, and its usage, a manufacturing method, and a non-volatile memory array.例文帳に追加

低電圧駆動および高速プログラムならびに高密度集積の可能な不揮発性メモリセルおよびその使用方法、製造方法ならびに不揮発性メモリアレイを提供する。 - 特許庁

In the memory cell array, multiple nonvolatile memory cells in which a threshold value during erasing is included in a first threshold value distribution and a threshold value during writing is included in a second threshold value distribution are arranged.例文帳に追加

メモリセルアレイは、消去時のしきい値が第１のしきい値分布に含まれ、書き込み時のしきい値が第２のしきい値分布に含まれる複数の不揮発性メモリセルを配置してなる。 - 特許庁

To provide a nonvolatile semiconductor memory for setting information on a local device stored in a memory cell array in a shift register at high speed and with low current consumption upon starting.例文帳に追加

メモリセルアレイ内に格納しておいた自装置に関する情報を、起動時に高速かつ低消費電流でシフトレジスタに設定する不揮発性半導体記憶装置を提供すること。 - 特許庁

First lines (BL) are formed successively over both ends of the memory cell array along the first axis, and are located partially in the second region and connected with first ends of the memory cells.例文帳に追加

第１配線（BL）は、第１軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、一部が第２領域内に位置し、複数のメモリセルの第１端と接続されている。 - 特許庁

Accordingly, even if bit lines in which defective memory cells exist are different for each block, redundant bit lines can be designated in units of blocks, and a memory cell array-saving range is expanded to improve a yield.例文帳に追加

従って、不良メモリセルの存在するビット線がブロック毎に異なっていても、ブロック単位に冗長ビット線が指定でき、メモリセルアレイの救済範囲が拡大し、歩留まりが向上する。 - 特許庁

This semiconductor memory device has a word line enable driver arranged in a row decoder area outside a memory array area, and the word line enable signal line formed with a top layer among three metal layers.例文帳に追加

ワードラインイネーブルドライバがメモリアレイ領域の外側のローデコーダ領域に配置され、ワードラインイネーブル信号ラインが３枚のメタル層のうちの最上層のメタルで形成される半導体メモリ装置。 - 特許庁

To provide a semiconductor memory device or the like having excellent operation efficiency by eliminating the need of complicated control when executing refresh operation of a memory array divided into a plurality of banks.例文帳に追加

複数のバンクに分割されたメモリアレイに対するリフレッシュ動作を実行する際の複雑な制御を不要とし動作効率の良好な半導体メモリ装置等を提供する。 - 特許庁

To provide configuration of a semiconductor line for reducing the voltage drop in wiring and power consumption, by reducing the resistivity of wiring for selecting memory cells of a memory cell array.例文帳に追加

メモリセルアレイのメモリセルを選択する配線の抵抗率を低減することにより、配線中の電圧降下を低減し、消費電力を低減する半導体ラインの構造を提供する。 - 特許庁

The flash memory device comprises plural local word lines, plural bit lines, and a memory cell array provided with plural flash EEPROM cells arranged in areas where the local word lines cross the bit lines.例文帳に追加

複数のロ−カルワ−ドライン、複数のビットライン及びロ−カルワ−ドラインとビットラインとの交差領域に配列された複数のフラッシュＥＥＰＲＯＭセルを備えたメモリセルアレイを含む。 - 特許庁

The nonvolatile semiconductor storage device includes a semiconductor substrate 100 and a memory cell array which is provided to the semiconductor substrate 100 and has a plurality of series-connected memory cell transistors.例文帳に追加

不揮発性半導体記憶装置は、半導体基板１００と、この半導体基板１００に設けられ、直列に接続される複数のメモリセルトランジスタを有するメモリセルアレイをそなえている。 - 特許庁

This nonvolatile semiconductor memory device includes a memory cell array determined only by contact points between word lines and bit lines formed on a substrate.例文帳に追加

基板上にそれぞれ形成された一つのビットラインと一つのワードラインとの接点によって唯一に決定される一つのメモリセルを持つメモリセルアレイを含む不揮発性半導体メモリ素子。 - 特許庁

The magnetic memory device includes a memory cell array MCA having a plurality of MTJ elements provided on a coordinate (x, y) on a first plane consisting of perpendicular x- and y-axes.例文帳に追加

磁気記憶装置は、直交するｘ軸およびｙ軸からなる第１平面上の座標（ｘ，ｙ）上に設けられた複数のＭＴＪ素子を有するメモリセルアレイＭＣＡを含む。 - 特許庁

A memory cell array 1 connected to a word line and a bit line is constituted so that a plurality of memory cells for storing one value among n values (n is natural number of ≥2) are arranged in a matrix state.例文帳に追加

メモリセルアレイ１は、ワード線、及びビット線に接続され、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されて構成されている。 - 特許庁

A flash memory device is provided with a memory cell array, an input buffer part, an output driver part, a first page buffer part, a second page buffer part, a first data input/output part, and a second data input/output part.例文帳に追加

フラッシュメモリ装置は、メモリセルアレイ、入力バッファ部、出力ドライバ部、第１ページバッファ部、第２ページバッファ部、第１データ入出力部及び第２データ入出力部を備えてなる。 - 特許庁