「multilevel structure」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

MULTILEVEL DYNAMIC MEMORY DEVICE HAVING OPEN BIT LINE STRUCTURE AND ITS DRIVE METHOD例文帳に追加

開放形ビットライン構造を有するマルチレベル動的メモリ装置及びその駆動方法 - 特許庁

To improve heat radiation from semiconductor elements in a multilevel stacked structure of the semiconductor elements.例文帳に追加

半導体素子を多段積層した構成において半導体素子からの放熱を良くする。 - 特許庁

To provide a memory architecture with multilevel hierarchy structure having a plurality of external ports.例文帳に追加

複数の外部ポートを有する多重平面階層構造のメモリアーキテクチャを提供する。 - 特許庁

To reduce the size of a semiconductor device of multilevel metallization structure having a plurality of memory blocks.例文帳に追加

複数のメモリブロックを有する多層配線構造の半導体装置を小型化する。 - 特許庁

To efficiently and preferably form a thin film, having a multilevel structure, in a single process.例文帳に追加

単一プロセスによって多段構造を有する薄膜を効率よく良好に形成する。 - 特許庁

The semiconductor device has a multilevel metallization structure formed on a silicon substrate 1, and a plurality of thin film resistor elements 5 and 6 are arranged on a layer upper than a metal line 3 in the multilevel metallization structure.例文帳に追加

シリコン基板１の上に多層配線構造を有し、この多層配線構造における金属配線３よりも上層において複数の薄膜抵抗素子５，６が配置されている。 - 特許庁

The external terminal electrode 41 of the first principal plane 13 is constructed in a multilevel structure having level difference portions 53.例文帳に追加

第１主面１３の外部端子電極４１は、段差部５３を有する多段構造である。 - 特許庁

To provide a fabrication process of a silicon structure which forms a multilevel structure of a hole or a trench having a high aspect ratio easily with a high process tolerance.例文帳に追加

高アスペクト比のホールやトレンチの多段構造を高い加工精度で容易に形成することができるシリコン構造体の製造方法を提供する。 - 特許庁

The exponential increase of the modulus of cleaning of the cleaning by the multilevel structure of the washing machine (3) and the exponential increase of the removal rate of dislodging by the multilevel structure of the dislodging unit reduce the existence density of the impurity substance exponentially in multiplication.例文帳に追加

洗浄機（３）の多段構造による洗浄の洗浄率のエキスポーネンシャルな増大と除去器の多段構造による除去の除去率のエキスポーネンシャルな増大は、相乗的にエキスポーネンシャルに不純物質の存在密度を減少させる。 - 特許庁

To solve the problems wherein it is possible to check time sequential display changes of display data, only with respect to a specific layer, in map data having a multilevel layer structure.例文帳に追加

多階層レイヤ構造の地図データで、特定のレイヤについてのみ、表示データの時系列的な表示変化を確認することができない。 - 特許庁

To provide a method for manufacturing a semiconductor device having a multilevel interconnection structure comprising a formation method of an anti-reflection film which does not generate crown in a connection hole, has high long-term reliability, has superior productivity and economical efficiency, and sufficiently low Via hole resistance, in the semiconductor device having the multilevel interconnection structure.例文帳に追加

多層配線構造を有する半導体装置において、接続孔でクラウンを生じることが無く、高い長期信頼性を有し、生産性、経済性に優れ、十分低いＶｉａホール抵抗を有する反射防止膜の形成方法を含む多層配線構造を有する半導体装置の製造方法を提供する。 - 特許庁

A radiation element of the antenna includes at least one multilevel structure formed from a series of elements (polygons or polyhedrons) in similar geometrical shapes, and the plurality of elements are electromagnetically coupled and divided into groups so as to discriminate each of fundamental elements forming the multilevel structure.例文帳に追加

アンテナの放射素子は、同様の幾何学的形状を有する一連のエレメント（多角形又は多面体）によって形成される少なくとも１つのマルチレベル構造物を有し、複数のエレメントは、マルチレベル構造物を形成する基本エレメントの各々が区別可能であるように電磁気的に結合され、グループ化される。 - 特許庁

To provide a technique for decreasing a wiring capacity without significantly changing a structure and a material, in a semiconductor device comprising a multilevel interconnection using a damascene method.例文帳に追加

ダマシン法を用いた多層配線を有する半導体装置において、構造や材料を大幅に変更することなく配線容量を低減させる技術を提供する。 - 特許庁

To provide a multilevel step element wherein a multilevel step structure is simply and inexpensively manufactured without necessitating lithography processes or a lamination processes more than once and without changing an existing process technique to a large degree, and also to provide a method of manufacturing a forming mold.例文帳に追加

複数回のリソグラフィ工程や重ね合わせリソグラフィ工程を要することなく、かつ既存のプロセス技術を大幅に変更することなく多段階段状構造をより簡便に低コストで製造できる多段階段状素子並びにその成形用モールドの製造方法を提供する。 - 特許庁

In the weaving technique, a weft multilevel figured cloth having a point drawn structure is obtained by using a jacquard with one harness cord-hanging device, having as same numbers of design needles as those of warps and forming an arbitrary cloth width.例文帳に追加

緯多階層点描構造紋織物であり、経糸と同本数の紋針数を持ち、任意の織物幅を一本把吊り機仕掛けによるジャガード開口装置を使用する。 - 特許庁

To enhance the quality of an image produced by horizontal pixel addition on horizontal signal lines while adopting a multilevel hierarchical connection structure for the horizontal signal lines.例文帳に追加

水平信号線に関する複数段の階層的な接続構造を採用しつつ、水平信号線上で水平方向の画素加算を行うことにより得られる画像の画質を向上させる。 - 特許庁

METHOD OF FORMING MULTILAYER INTERCONNECT STRUCTURE INCLUDING INTERCONNECTED CONDUCTIVE WIRING AND VIAS SPACED APART BY COMBINATION OF SOLID AND GASEOUS DIELECTRIC, AND MULTILEVEL INTERCONNECT STRUCTURE CONTAINING AIR-GAPS (MULTILAYER INTERCONNECT STRUCTURE CONTAINING AIR GAPS AND METHOD OF FABRICATING THE SAME)例文帳に追加

固体及び気体誘電体の組み合わせによって離間された相互接続した導電性配線及びビアを含む多層相互接続構造を形成する方法、及び、空隙を含む複数レベルの相互接続構造（空隙を含む多層相互接続構造及びその製造方法） - 特許庁

This multilevel information storage element which stores multilevel information has a laminated dielectric structure constituted by laminating a first ferrorelectric layer 2 having a first coercive voltage and a second ferroelectric layer 3 having a second coercive voltage which is different from the first coercive voltage upon another, between two voltage adding sections 1 and 4.例文帳に追加

多値情報を記憶する多値情報記憶素子であって、２つの電圧付加部１，４の間に、第１の抗電圧を有する第１の強誘電体層２と、第１の抗電圧と異なる第２の抗電圧を有する第２の強誘電体層３とを積層した積層誘電体構造を有する。 - 特許庁

As to a semiconductor device containing power MOSFET section having a super junction structure formed in the active cell section by the trench philharmonic system, the upper part of the base epitaxy layer is so made that it has a multilevel structure having high impurity concentration.例文帳に追加

本願の一つの発明は、アクティブセル部にトレンチフィル方式によって形成されたスーパジャンクション構造を有するパワーＭＯＳＦＥＴ部を含む半導体装置において、ベースエピタキシ層を上方が不純物濃度の高い多段構造としたものである。 - 特許庁

The removing solution for ashing residue formed by dry etching and/or ashing on a Cu/low-k multilevel interconnection structure comprises 0.007 to 0.04 mol/kg of acid, a nonmetallic fluoride salt having a concentration ≥20 times as great as that of the acid, and water.例文帳に追加

0.007〜0.04mol/kgの酸、前記酸の２０倍以上の濃度の非金属フッ化物塩および水を含む、ドライエッチング及び／又はアッシングにより生じたCu/low-k多層配線構造のアッシング残渣の剥離液。 - 特許庁

To provide a method for manufacturing a multilevel gradation photomask, by which a resist level difference structure having different resist residual film values within the film plane can be formed with high accuracy, and thereby, a mask pattern with high accuracy can be formed.例文帳に追加

面内でレジスト残膜値の異なるレジスト段差構造を精度良く形成することができ、これによって精度の高いマスクパターンを形成できる多階調フォトマスクの製造方法を提供する。 - 特許庁

To provide an optical disk which can increase the quantity of return light from a multilevel recording layer in an optical disk of a multilayer structure having two or more recording layers capable of recording and reproducing information.例文帳に追加

情報の記録再生が可能な２層以上の記録層を有する多層構造の光ディスクにおいて、これら多層の記録層からの反射光量を向上させることのできる光ディスクを提供する。 - 特許庁

To provide a semiconductor device in which cracking in an inter-layer insulation film and segmentalizing of a wiring layer are avoided when an inter-layer insulation film of low strength is used and an aerial wiring structure is employed, in the semiconductor device comprising a multilevel interconnection structure.例文帳に追加

多層配線構造を有する半導体装置において、低強度の層間絶縁膜が使用された場合および空中配線構造が採用された場合、層間絶縁膜に亀裂が生じたり、配線層が分断されたりすることを回避可能な半導体装置を提供する。 - 特許庁

To fabricate a semiconductor device having a high performance multilevel metallization structure with high yield by forming an insulation film for forming an interconnect line in a plurality of layers, and imparting each insulation film with such functions as low dielectric constant, polish stopper, etching stopper, or the like.例文帳に追加

配線を形成する絶縁膜を複数層に形成し、それぞれの絶縁膜に低誘電率、研磨ストッパー、エッチングストッパ等の機能を持たせることで、高性能な多層配線構造を有する半導体装置を高い歩留まりで製造することを可能とする。 - 特許庁

A cache with a multilevel structure comprises a high speed Static RAM(static RAM) with small capacity placed in the neighborhood of an arithmetic unit 10, and a portion of the RAM called a normal primary cache 20 is divided into a cache area 21, and the other is divided into a local memory 22 so as to be used.例文帳に追加

多段構造のキャッシュにおいて、演算器１０の近傍に置かれた小容量で高速のStatic RAM(スタテックRAM)などで構成され、通常１次キャッシュ２０と呼ばれるRAMの、一部をキャッシュ領域２１に、他をローカルメモリ領域２２とに分割して使用可能としたものである。 - 特許庁

The multilevel interconnect structure including air gaps includes an assembly of interspersed line levels and via levels, in which the via level includes one or more conductive vias embedded in a dielectric layer and the dielectric layer in the via level is a solid arranged under and above the line structures of adjacent levels with perforations formed between the line structures.例文帳に追加

空隙を含む複数レベルの相互接続構造は、散在したライン・レベル及びビア・レベルの集合を含み、ビア・レベルは、１つ以上の誘電体層に埋め込まれた導電性ビアを含み、ビア・レベルの誘電体層は、隣接レベルのライン機構の上下に位置する固体であり、ライン機構の間でミシン目が入れられている。 - 特許庁

The semiconductor chip 101 has a structure equipped with multilevel metallization and a sealing ring 1 on a semiconductor substrate 5, and a semiconductor element 12, whose operable reliability is secured, as a chip internal circuit is disposed in not only an internal region 2 demarcated inwardly of the ring 1 but also a frame region 3 demarcated outwardly of the region 2.例文帳に追加

本発明の一態様に係る半導体チップは、半導体基板５上に多層配線、及びシールリング１構造を備える半導体チップ１０１であって、シールリング１より内側に区画される内部領域２のみならず、内部領域２より外側に区画される額縁領域３に、チップ内部回路として動作可能な信頼性が確保された半導体素子１２が配設されている。 - 特許庁