「parallel data controller」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a semiconductor testing device and a parallel processing method for it having a plurality of memory banks, a controller, and a data processing processor for performing measurement and data processing in parallel.例文帳に追加

複数のメモリバンクとコントローラとデータ処理プロセッサとを備え、測定の実行とデータ処理を並行して行う半導体試験装置と並列処理方法。 - 特許庁

The controller can concurrently perform the data transfer to and/or from the parallel and serial devices.例文帳に追加

この制御装置はパラレル記憶装置およびシリアル記憶装置との間のデータ転送を同時に実行可能である。 - 特許庁

This data is transferred by a plurality of bit in a parallel state in synchronization with a clock signal to a controller section 5.例文帳に追加

そのデータは、リードチャネル部４から、コントローラ部５に対してクロック信号に同期してパラレル状態の複数ビットで転送される。 - 特許庁

The memory controller performs control such that a data block and the error correction code are written in parallel with the plurality of memory chips.例文帳に追加

メモリコントローラは、データブロック及び誤り訂正符号が複数のメモリチップに並列して書き込まれるように制御する。 - 特許庁

The data transfer control device includes a PATAI/F (parallel AT attachment interface) 10; an SATAI/F (serial AT attachment interface) 50; and a sequence controller 30.例文帳に追加

データ転送制御装置はＰＡＴＡＩ／Ｆ１０とＳＡＴＡＩ／Ｆ５０とシーケンスコントローラ３０を含む。 - 特許庁

A scrambler circuit 2 scrambles parallel input data SD10-SD13 to a parallel data transmission controller 1 and a flag generator circuit 5 adds expanded flags to the scrambled data passed through an FCS generator circuit 2 and a zero insertion circuit, thus outputting data.例文帳に追加

並列データ送信制御装置１への並列入力データＳＤＩ０〜ＳＤＩ３は、スクランブラ回路２でスクランブルされ、ＦＣＳ生成回路２、”０”挿入回路を通って、拡張されたフラグがフラグ生成回路５で付加されて出力される。 - 特許庁

Image data from the controller 100 that creates image data for output of a plurality of lines in parallel are inputted as image data of even-numbered lines and odd-numbered lines, and the image data are stored in a frame memory 206.例文帳に追加

出力用画像データを複数ライン分並行して生成するコントローラ１００からの画像データを、偶数ライン及び奇数ライン画像データとして入力し、その入力した画像データをフレームメモリ２０６に記憶する。 - 特許庁

To provide a serial/parallel conversion circuit, a data transfer controller, or the like, which combines serial/parallel conversion function with a buffer function to smooth out clock frequency differences.例文帳に追加

シリアル／パラレル変換機能とクロック周波数差を吸収するバッファ機能を併せ持つシリアル／パラレル変換回路、データ転送制御装置等の提供。 - 特許庁

A viewer 203 and a renderer 204 read and display the header data to render a table of contents, and a data controller 201 and a cache controller 202 pre-fetch the text data corresponding to the header data read in parallel with the rendering of the table of contents.例文帳に追加

そして、見出しデータを読み出すと共に表示して目次を描画するビューア２０３及びレンダラー２０４、目次の描画と並行し、読み出された見出しデータに対応する本文データを先読みするデータコントローラ２０１及びキャッシュコントローラ２０２を設ける。 - 特許庁

This data transfer controller 30 includes: a serial data processing part 32 transferring serial data via a serial bus; a parallel data processing part 34 performing a data transfer process for parallel data into which the serial data are converted; a transfer mode detection part 36 detecting a data transfer mode of the serial bus; and a clock generation part 38 generating an operation clock supplied to each part.例文帳に追加

データ転送制御装置３０は、シリアルバスを介してシリアルデータを転送するシリアルデータ処理部３２と、シリアルデータを変換したパラレルデータのデータ転送処理を行うパラレルデータ処理部３４と、シリアルバスのデータ転送モードを検出する転送モード検出部３６と、各部に供給される動作クロックを生成するクロック生成部３８とを含む。 - 特許庁

To provide a data swap controller capable of making usable respectively, font data from a plurality of kinds of font memories different each other in data arrangements, in a parallel interfaces.例文帳に追加

パラレルインターフェースでのデータの配置が互いに異なる複数の種類のフォントメモリからのフォントデータをそれぞれ使用可能にすることができるデータスワップ制御装置を提供する。 - 特許庁

In transferring plotting data from the graphic memory 7 to the system memory 9 and writing the data in the system memory 9, plotting data stored in the graphic memory 7 are cleared by the graphic memory controller 6 in parallel with the transfer and writing.例文帳に追加

これにより、グラフィックメモリ７からシステムメモリ９に描画データを転送し、書き込みする際に、これと平行してグラフィックメモリコントローラ６によりグラフィックメモリ７内の描画データをクリアする。 - 特許庁

Functional blocks 8-11 descramble parallel input data RD10-RD13 to a data receiver controller 7, thus outputting descrambled data.例文帳に追加

データ受信制御装置７への並列入力データＲＤＩ０〜ＲＤＩ３は、機能ブロック８〜１１を経由することによってディスクランブルされて出力される。 - 特許庁

When determining that the input data corresponds to the important data, the controller 104 divides the input data into a plurality of data blocks, and records the input data divided into a plurality of data blocks in parallel in a plurality of information recording media using a plurality of recording devices.例文帳に追加

コントローラ１０４は、入力データが重要データに該当しないと判定すると、入力データを複数のデータブロックに分割し、複数の記録装置を用いて、複数の情報記録媒体に、複数のデータブロックに分割された入力データを並列に記録する。 - 特許庁

Then, whether or not an error exists in read data is decided about the content of a data field read from a data memory for transmission of the communication controller by using 2nd data for error detection included in the data field, and an illegal data due to memory abnormality, noise on a parallel bus, etc., is detected.例文帳に追加

そして、通信コントローラの受信用データメモリから読み込むデータフィールドの内容に対し、読み込んだデータに誤りがないか否かをデータフィールド内に含まれる第２の誤り検出用データを用いて判定し、メモリ異常やパラレルバス上のノイズ等によるデータ化けを検出する。 - 特許庁

The display data outputted from a driving control circuit 10 (display controller) for driving the fluorescent display apparatus is held as parallel data in a shift register 11 and a latch circuit 12.例文帳に追加

蛍光表示装置を駆動する駆動制御回路（表示コントローラ）１０から出力された表示データは、シフトレジスタ１１，及び、ラッチ回路１２でパラレルデータとして保持される。 - 特許庁

When an image reader 27 reads an image of a original, a controller 30 processes image data in parallel according to the resolution and the information compression system corresponding to a plurality of transmission modes and stores the processed data to an image storage apparatus 28.例文帳に追加

画像読取装置２７が原稿の画像を読取ると、制御装置３０は複数の伝送モードに対応する解像度や情報圧縮方式で、画像データの処理を並行して行い、画像記憶装置２８に保存する。 - 特許庁

To provide a image display controller of a game machine by which especially important data are reliably read at high speed as much as possible, when a processor reads in parallel a plurality of kinds of data for controlling various kinds of image display.例文帳に追加

プロセッサで各種の画像表示制御を行うための複数種類のデータを並列して読み込む際に、特に重要なデータを、出来る限り高速かつ確実に読み込むことができる遊技機の画像表示制御装置を提供する。 - 特許庁

The driver IC 5 is provided with conversion circuits cascade-connected with a serial data line and a clock data line from the controller 3 respectively and converting the serial signals and parallel signals from the controller 3 respectively, and a driving circuit actuating the light emitters.例文帳に追加

ドライバＩＣ５は、コントローラ３から、それぞれシリアルデータ線およびクロックデータ線がカスケード接続され、それぞれコントローラ３からのシリアル信号とパラレル信号とを変換する変換回路と、発光体を動作させる駆動回路とを有する。 - 特許庁

Thus, it is possible to provide the image processing system that does not prevent the transfer of image data between the MFP controller 6 and the I/O control hub 5 of the I/O control device and other data transfer and simultaneous parallel operation of the controller is attained.例文帳に追加

これにより、ＭＦＰコントローラ６とＩ／Ｏ制御デバイスであるＩ／Ｏコントロールハブ５の間の画像データやその他のデータ転送を妨げることのない画像処理システムを提供することができ、コントローラの同時並行動作を実現することができる。 - 特許庁

This data recording controller is provided with a data fetch circuit 11, an 8-16 modulation circuit 12, a stream controller 13, SRAMs 14a and 14b and a parallel/serial (P/S) conversion circuit 15, and they synchronize with a clock and perform respective processing.例文帳に追加

データ記録制御装置は、データフェッチ回路１１と８−１６変調回路１２とストリームコントローラ１３とＳＲＡＭ１４ａおよび１４ｂとパラレル／シリアル（Ｐ／Ｓ）変換回路１５とを備え、これらがクロックに同期してそれぞれの処理を行う。 - 特許庁

To achieve the combination of independent optimum input and output bus width by equipping with a data transmission controller for effecting equivalent transmission capacity conversion between parallel-serial to permit customization by making a parallel bus width and a serial lane independent.例文帳に追加

本発明の目的は、パラレル-シリアル間の等価伝送容量変換を行うデータ伝送制御装置を具備し、パラレルバス幅、シリアルレーンを独立することでカスタマイズ可能とし、独立して最適な入出力バス幅の組み合わせを実現することにある。 - 特許庁

An advanced parallel data processing system includes the n-number of processing elements [units PE0, PE1, PE2], and the controller sequence processor (SP) [unit 150], and at least one of the PEs is combined with the controller SP, to form a dynamic integrated processor (DP) for supporting two operation modes.例文帳に追加

高度並列データ処理システムは、ｎ個の処理要素［ユニットＰＥ０、ＰＥ１、ＰＥ２］及びコントローラシーケンスプロセッサ(ＳＰ)［ユニット１５０］を含み、少なくとも１つのＰＥがコントローラＳＰと組み合わされ、２つの動作モードを支援する動的併合プロセッサ(ＤＰ)を形成する。 - 特許庁

At first, concatenation of pixels in a sub-scanning direction is determined by parallel processing by PEs, and provisional labeling processing is performed which determines concatenation of pixels in a main scanning direction by a data controller.例文帳に追加

まず、副走査方向の画素の連結をＰＥの並列処理で判定し、主走査方向の画素の連結をデータ制御装置で判定する、仮ラベリング処理を行う。 - 特許庁

A mark detecting section 11 in the controller section 5 detects the specific marks for synchronous detection from the data in the parallel state received by a shift register 10.例文帳に追加

コントローラ部５内のマーク検出部１１は、シフトレジスタ１０によって受信されたパラレル状態のデータから同期検出用特定マークを検出する。 - 特許庁

A clock data recovery (CDR) circuit 40 comprises a phase detector 1, a serial/parallel converter 2, a digital filter 3, a phase controller 4, a phase interpolator 5, an integrator 6, a multiplexer 7, and a multiplexer 8.例文帳に追加

ＣＤＲ回路４０には、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、積分器６、マルチプレクサ７、及びマルチプレクサ８が設けられる。 - 特許庁

The controller converts a parallel command signal, address signal or write data signal into a first serial signal and outputs the converted signal through an optical transmission line to the storage device as a first optical signal of single wavelength.例文帳に追加

コントローラは、並列のコマンド信号、アドレス信号あるいは書き込みデータ信号を第１直列信号に変換し、変換した信号を単一波長の第１光信号として、光伝送路を介して記憶装置に出力する。 - 特許庁

The controller module 1 sends an indication to multiple memory modules 4 at the same time to send and receive data to and from the flash memories 2 in parallel through the buffer 3.例文帳に追加

コントローラモジュール１は、同時に複数のメモリモジュール４に対して指示を出し、並列にバッファ３を介してフラッシュメモリ２とのデータの送受を行う。 - 特許庁

The storage device converts the parallel read data signal from the storage section into a second serial signal and outputs the converted signal through the optical transmission line to the controller as a second optical signal of single wavelength.例文帳に追加

記憶装置は、記憶部からの並列の読み出しデータ信号を第２直列信号に変換し、変換した信号を単一波長の第２光信号として、光伝送路を介してコントローラに出力する。 - 特許庁

The data transfer control device includes: a PATA (Parallel AT Attachment) I/F 10 connected to a PATA bus; an SATA I/F 50 connected to an SATA bus; and a sequence controller 30 performing transfer sequence control.例文帳に追加

データ転送制御装置は、ＰＡＴＡバスに接続されるＰＡＴＡＩ／Ｆ１０と、ＳＡＴＡバスに接続されるＳＡＴＡＩ／Ｆ５０と、転送シーケンス制御を行うシーケンスコントローラ３０とを含む。 - 特許庁

The serial data transmitting and receiving apparatus is equipped with: a parallel/serial converter 1; an LDVS (low voltage differential signaling) signal transmitter 2; an LDVS signal receiver 3; a transmission line 4; a non-display detector 5 as a non-display period detector; and an output controller 6.例文帳に追加

この実施形態は、パラレル・シリアル変換器１とＬＶＤＳ信号送信器２とＬＶＤＳ信号受信器３と伝送路４と非表示期間検出部としての非表示検出器５と出力制御器６とを備える。 - 特許庁

A data packing device 10 is provided to a printer controller in an ink jet printer and is constituted in an ASIC including a packing unit 20 and a parallel I/F control unit 30.例文帳に追加

データパッキング装置１０は、インクジェットプリンタのプリンタコントローラ内に設けられ、パッキングユニット２０及びパラレルＩ／Ｆコントロールユニット３０を含んでなるASICとして構成されている。 - 特許庁

To obtain a parallel operation controller for single-phase power converters which will not need a communication means by which operation state data are exchanged between the single-phase power converters.例文帳に追加

本発明は単相電力変換装置間で運転状態のデータを授受する為の通信手段を必要としない単相電力変換装置の並列運転制御装置を得ることにある。 - 特許庁

By connecting the plurality of memory boards to the VDP 80 in parallel by the performance control board 43, a performance controller 35 is configured using the plurality of memory boards whose data bus width is smaller than that of the performance control board 43.例文帳に追加

この演出制御基板４３により複数のメモリ基板を並列にＶＤＰ８０へ接続することで、演出制御基板４３よりもデータバス幅が小さい複数のメモリ基板を用いて演出制御装置３５を構成する。 - 特許庁

The data transfer control device includes a PATAI/F (parallel AT attachment interface) 10 connected to a PATA bus; an SATAI/F (serial AT attachment interface) 50 connected to an SATA bus; and a sequence controller 30 performing transfer sequence control.例文帳に追加

データ転送制御装置は、ＰＡＴＡバスに接続されるＰＡＴＡＩ／Ｆ１０と、ＳＡＴＡバスに接続されるＳＡＴＡＩ／Ｆ５０と、転送シーケンス制御を行うシーケンスコントローラ３０を含む。 - 特許庁

To reduce processing standby time in relation to DMA(Direct Memory access) transfer of a processor by efficiently executing the DMA transfer regarding a multichannel DMA controller to execute an arithmetic operation of a processor and data transfer in parallel.例文帳に追加

プロセッサの演算とデータの転送とを並列実行するための複数チャネルＤＭＡコントローラに関し，ＤＭＡ転送を効率良く実行させることによって，プロセッサのＤＭＡ転送に関係する処理待ち時間を削減する。 - 特許庁

This disk array controller 1 connects the disk drives 5 in parallel and records data in stripes to the disk drives 5 and on each disk drive 5, a data area 7 where the data are recorded and a work area 8 (9) used for disk array control processing are secured.例文帳に追加

複数のディスク装置５を並列に接続し、各ディスク装置５に対してストライプ状にデータを記録するディスクアレイ制御装置１であって、各ディスク装置５に前述のデータを記録するためのデータ領域７とディスクアレイ制御処理で使用する作業領域８（９）とを確保する。 - 特許庁

The controller 3-2 holds a division ratio in the devices 3-7 and 3-8, etc., and performs parallel control of data transferring devices 3-5 and 3-6 so as to transmit data through the buffer divided according to the division ratio in an actual data transmission.例文帳に追加

制御装置３−２は、上記分割比率を２次記憶装置３−７，３−８などに保持するとともに、実際のデータ伝送においては、該分割比率に従って分割されたバッファを介してデータ伝送するように、データ転送装置３−５、３−６を並列制御する。 - 特許庁

An SRAM 1017 for storing test setting data for each externally designated test item and a BIST (built-in self-test) controller 1005 for reading out the test setting data stored in the SRAM and for executing the BIST, in parallel with the operation of storing the test setting data in the SRAM, are provided.例文帳に追加

外部から指定されるテスト項目毎のテスト設定データを蓄積するＳＲＡＭ１０１７と、前記テスト設定データをＳＲＡＭに蓄積する動作と平行して、ＳＲＡＭに蓄積された前記テスト設定データを読み出してＢＩＳＴを実行するＢＩＳＴコントローラ１００５とを備える。 - 特許庁

An information processor is provided with a communication device 4 for performing parallel data communication with a host computer H, a volatile memory 7 installed for storing communication data, and a controller 3 for controlling communication processing of the communication device 4 and information processing for communication data to be stored in the volatility memory 7.例文帳に追加

ホストコンピュータＨとの間でパラレルデータ通信を行う通信器４と、通信データの格納用に設けられた揮発性メモリ７と、通信器４の通信処理、および揮発性メモリ７に格納される通信データの情報処理を制御する制御器３とを備える。 - 特許庁

A CPU 2 converts data inputted from a PIO(parallel input/output controller) 7 or an UART(universal asynchronous receiver-transmitter) 8 into data corresponding to a protocol of an IrDA system by utilizing software stored in a ROM 3 and then, outputs it to a modulation circuit 9 through a bus 14 to modulate the data.例文帳に追加

ＰＩＯ７もしくはＵＡＲＴ８より入力されたデータを、ＣＰＵ２がＲＯＭ３内に格納されたソフトウェアを利用してＩｒＤＡ方式のプロトコルに対応したデータに変換した後、バス１４を介して変調回路９に送出して前記データを変調する。 - 特許庁

A CPU 21 converts data of high speed LAN protocol received by a LAN bus controller 33 into ATAPI protocol, a PIO (Parallel Interface Output) transmission register 13 once stores the data, and an ATAPI bus controller 11 reads the data from the PIO transmission register 13 and transmits them to the host.例文帳に追加

ＬＡＮバスコントローラ３３が受信した高速ＬＡＮのプロトコルのデータを、ＣＰＵ２１がＡＴＡＰＩプロトコルに変換すると共にＰＩＯ送信レジスタ１３がそのデータを一旦格納し、ＡＴＡＰＩバスコントローラ１１がＰＩＯ送信レジスタ１３からそのデータ読み出してホスト装置に送信する。 - 特許庁

To solve a problem of a conventional data monitor system that has had difficulties in identifying the head of user data and its presence by using one kind of write enable signal and also difficulties in write of data and its synchronization at a synchronization controller of a post-stage when dummy data and user data are intermingled in a timing in parallel data after demultiplexing (DEMUX) processing.例文帳に追加

ＤＥＭＵＸ処理後のパラレルデータにおいて、あるタイミングでダミーデータとユーザデータが混在した場合、１種類のライトイネーブル信号を用いてユーザデータの先頭および存在を識別するのは困難となり、後段の同期制御装置でのデータの書き込み、および同期化も困難となる。 - 特許庁

A test controller 13 outputs pseudo-random data to a PLL circuit 12 for transmission, which generates a clock including random jitters, and a serializer 11 converts parallel transmission data Transmit Data into serial transmission data SO, by using the clock, and inputs the serial transmission data to a clock data recovery circuit 22 via a serial loop-back circuit 30 and a multiplexer 24.例文帳に追加

テストコントローラ１３から擬似ランダムデータを送信用ＰＬＬ回路１２に出力して、送信用ＰＬＬ回路１２でランダムなジッタを含んだクロックを生成し、シリアライザ１１でこのクロックを用いてパラレルの送信データＴｒａｎｓｍｉｔＤａｔａをシリアル送信データＳＯに変換し、シリアルループバック回路３０およびマルチプレクサ２４を経由してクロック・データリカバリ回路２２に入力する。 - 特許庁

The ATA/STA combined controller is provided that comprises a control unit (300-330) for controlling data transfer to and/or from an ATA compliant parallel storage device (135, 140) and a control unit (335, 340) for controlling data transfer to and/or from an SATA compliant serial storage device (220, 225).例文帳に追加

制御装置は、ＡＴＡ準拠のパラレル記憶装置（１３５，１４０）との間のデータ転送を制御する制御ユニット（３００−３３０）と、ＳＡＴＡ準拠のシリアル記憶装置（２２０，２２５）との間のデータ転送を制御する制御ユニット（３３５，３４０）とを備える。 - 特許庁