「parity bits」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

A selection section 200 selects either of two sequences of the parity bits outputted from the turbo encoding section 100 and outputs the selected bits to a mapping section 300-2.例文帳に追加

選択部２００は、ターボ符号化部１００から出力された２系列のパリティビットのうちいずれか一方を選択し、マッピング部３００−２へ出力する。 - 特許庁

To improve performance of error correction by preventing a transmission error of information bits when information bits and a parity bit are subjected to multi-level modulation and transmitted.例文帳に追加

情報ビット及びパリティビットが多値変調されて伝送される際に、情報ビットの伝送誤りを防止し、誤り訂正の性能を向上させる。 - 特許庁

For example, in a semiconductor device with a complementary memory, a parity bit is created with respect to positive polarity (Posi) data of (N+1) bits and a parity bit is created with respect to negative polarity (Nega) data of (N+1) bits during writing.例文帳に追加

例えば、相補メモリを備えた半導体装置において、書き込み時に、（Ｎ＋１）ビットの正極（Ｐｏｓｉ）データに対してパリティービットを生成し、（Ｎ＋１）ビットの負極（Ｎｅｇａ）データに対してパリティービットを生成する。 - 特許庁

The received vectors of data bits and parity bits including phase transition information in a multi-chip are compared with the pair of the ideal vectors of the data bits and the parity bits including the probability of all phase transition for the pair of chips in a non-noise environment so that input phases ϕk, ϕk-1, ϕk-2, and ϕk-3 can be detected.例文帳に追加

マルチチップにおける位相遷移情報を含むデータ・ビットとパリティ・ビットとの受取りベクトルを、無雑音環境におけるチップの組に対する全ての位相遷移の確率を含むデータ・ビットとパリティ・ビットとの理想ベクトルの組に比較することにより、入力位相φ_K、φ_K-1、φ_K-2およびφ_K-3が検出される。 - 特許庁

The parity bit inserting unit inserts the parity bit in a position between the (N-1)th and Nth bits of the data in accordance with the insertion position N generated by the first parity bit location generator, thereby generating encrypted data.例文帳に追加

該パリティービット挿入装置は該第１パリティービット位置生成装置の生成した挿入位置Ｎに依り、該パリティービットを該データの第Ｎ−１と第Ｎビットの間に挿入し、暗号化したデータを生成する。 - 特許庁

A depositor prepares m sub-bits u^i so that the parity value thereof coincides with the one-bit information Z.例文帳に追加

供託者は、ｍ個の副ビットｕ^iをそれらのパリティの値が１ビットの情報Ｚに一致するように用意する。 - 特許庁

A bit position of a parity memory 10 is specified by using unused bits of a physical address generated as the address depth of the parity memory 10 becomes a half of a real data storage memory.例文帳に追加

パリティメモリ１０のアドレス深度が実データ格納メモリの半分となることにより生じる物理アドレスの未使用ビットを用いてパリティメモリ１０のビット位置を指定する。 - 特許庁

Here, the sending part 10 includes a parity adding part 12 for adding testing information (parity bits) to be used for testing an error of the image data to the unused bits of the serial data, and the receiving part 20 includes a parity check part 22 for using the testing information added to the unused bits of the received serial data to test the error of the image data.例文帳に追加

ここで、送信部１０は、画像データのエラーを検査するために用いられる検査情報（パリティビット）を、シリアルデータの未使用ビットに付加するパリティ付加部１２を備えており、受信部２０は、受信したシリアルデータの未使用ビットに付加されている検査情報を用いて画像データのエラーを検査するパリティチェック部２２を備える。 - 特許庁

This pixel restoration circuit comprises a means for storing pixels with parity bits added in a pixel component unit, and a means for inspecting the parity bits at the scanning of the pixels, after rendering to convert them to video signal, and substituting, in case of an error detected, a value obtained by filtering a plurality of pixels in the vicinity of the parity error detection point by a parity error pixel.例文帳に追加

画素成分単位にパリティービットを付加して画素を画像メモリに記憶する手段と、レンダリング後にこれらを走査してビデオ信号に変換する際、パリティービットを検査し、エラーがある場合にはパリティーエラー検出点近傍の複数の画素をフィルタリングして得られた値をパリティーエラー画素と置き換える手段をもつ画素復元回路。 - 特許庁

A disk drive connected to a host is used to generate parity bits from a bit string obtained from one group of position error signal samples obtained from the read/write head of the disk drive, and the parity bits are connected to generate random numbers.例文帳に追加

ホストに接続されているディスクドライブを利用して、ディスクドライブのリードライトヘッドから得られる位置誤差信号サンプルの１つのグループから得られるビット列からパリティビットを生成し、そのパリティビットを連結することで乱数を生成する。 - 特許庁

Further, the data stored in the data storage part 4a are read out and outputted to an output terminal 2, and delayed by ≥1 bits through the write address delay circuit 8, and a parity matching circuit 11 compares the parity generated by the parity generating circuit 10 with the parity read out of the parity storage part 4b and outputs the parity comparison result from a comparison result output terminal 3.例文帳に追加

また、データ記憶部４ａの記憶データを読み出して出力データを出力端子２に出力すると共に、書き込みアドレス遅延回路８で１ビット以上遅延させて、パリティ生成回路１０で生成したパリティと、パリティ記憶部４ｂから読み出したパリティをパリティ照合回路１１で照合してパリティ照合結果を照合結果出力端子３から出力する。 - 特許庁

An HARQ processor 90 performs respective rate matching of systematic bits and parity bits of retransmission data, according to the redundant version obtained by the redundant version controller 15.例文帳に追加

ＨＡＲＱ処理部９０は、冗長バージョン制御部１５で求められた冗長バージョンに従って、再送データのシステマチックビットおよびパリティビットの各々のレートマッチングを行う。 - 特許庁

A navigation unit 2 sets an odd parity to data of a leading 1st-byte of a packet in the case of transmitting the packet and sets an even parity to data of 2nd and succeeding bytes and adds the respective parity bits to the packet for the transmission.例文帳に追加

ナビゲーション装置２は、パケットを送信する際にパケットの先頭１バイト目のデータについては奇数パリティに設定し、２バイト目以降のデータについては偶数パリティに設定してパリティビットを付加してパケットの送信を行う。 - 特許庁

A shortening section 24 applies shortening, including deletion of the dummy data included in the LDPC code and puncturing of parity bits of the LDPC code.例文帳に追加

短縮化部２１は、LDPC符号に含まれるダミーデータの削除、及び、LDPC符号のパリティビットのパンクチャである短縮化を行う。 - 特許庁

A syndrome S is determined from reception information D and a parity inspection matrix for correcting a burst error, having a length up to b bits.例文帳に追加

受信情報Ｄと長さｂビットまでのバースト誤りを訂正するパリティ検査行列よりシンドロームＳを求める。 - 特許庁

The encoding device includes a first ECC coder (235) adding parity of an error correction code by interleaving a data column to a plurality of blocks for each m(m≥2) bits, a parity coder (234) adding a parity bit for each plurality of bits, and a second ECC coder (220) performing second error correction encoding of linear encoding using repetition decoding.例文帳に追加

データ列を、ｍ（ｍ≧２）ビット毎に、複数ブロックにインターリーブし、誤り訂正符号のパリティを付加する第１のＥＣＣ符号器（２３５）と、複数のビット数毎に、パリティビットを付加するパリティ符号器（２３４）と、反復復号を使用する線形符号化の第２の誤り訂正符号化を行う第２のＥＣＣ符号器（２２０）とを設ける。 - 特許庁

The transport block is interleaved before segmenting or the code block is interleaved before encoding with the second block of CRC parity bits.例文帳に追加

伝送ブロックはセグメント化前にインターリーブされるか、コードブロックは第２ＣＲＣパリティビットブロックで符号化される前にインターリーブされる。 - 特許庁

An FEC input phase control circuit 130 extracts parity bits by prescribed bytes each, stores them to a storage circuit 140.例文帳に追加

ＦＥＣ入力位相制御回路１３０は、フレームからパリティを所定バイトずつ抽出して蓄積回路１４０に格納する。 - 特許庁

In the present architecture, data bits to be transmitted are first encoded by a generation polynomial and a resultant parity bit is set after the data bits and sent out together.例文帳に追加

本発明のアーキテクチャでは、始めに被送信データビットを生成多項式によりエンコードするとともに、それにより発生したパリティビットを該データビットの後にセットして共に送出する。 - 特許庁

When audio signals have a packet structure of, e.g. Audio Data Packet stipulated in the SMPTE 292M, an encryption apparatus applies encryption to respective bits 7 to bits 0 of UDW 2 to UDW 17 of the Audio Data Packet, recalculates the Even Parity from respective encryption results and allocates inverse of bits 8 to respective bits 8.例文帳に追加

例えば音声信号が、SMPTE299Mに規定されているAudio Data Paketのパケット構造を有する場合、暗号化装置は、そのAudio Data PaketののうちのUDW2 乃至UDW17 のそれぞれのbit7乃至bit0 に対して暗号化を施し、それぞれの暗号化した結果から EvenParity を再計算して、bit8 に、bit8 の反転をbit9に割り当てる。 - 特許庁

In a multiple interface panel, parity operation is performed on reception data for each data channel, first parity information is inserted into relevant bits of a multi-frame and on the basis of control of a maintenance control unit, maintenance information is inserted into bits for maintenance in the multi-frame.例文帳に追加

多重インタフェース盤において、各データチャネル毎に受信データに対してパリティ演算を行って、マルチフレームの該当ビットに第１パリティ情報を挿入し、保守制御部の制御に基づいて、マルチフレーム中の保守用ビットに保守情報を挿入する。 - 特許庁

The transmitter (10) sorts coded bits generated by using the LDPC (Low Density Parity Check) code according to a degree of a variable node of an inspection matrix of the LDPC codes and groups the sorted coded bits into a plurality of groups according to the modulation system in use.例文帳に追加

本発明の送信装置（１０）は、ＬＤＰＣ（Low Density Parity Check）符号を用いて生成された符号化ビットをＬＤＰＣ符号の検査行列の変数ノードの次数に従ってソートし、ソートされた符号化ビットを、使用する変調方式に従って複数のグループにグループ化する。 - 特許庁

When a first parity code of read-out data is different from a first parity code of write-in data, it is found that one memory cell in which two bits data are both errors exists.例文帳に追加

読み出しデータの第１パリティ符号が、書き込みデータの第１パリティ符号と全て異なるときに、記憶している２ビットのデータがともに誤りであるメモリセルが一つ存在することが検出される。 - 特許庁

If there is a CAM or RAM bit error, an error will be detected since the two sets of parity bits will not match.例文帳に追加

ＣＡＭまたはＲＡＭにビットエラーが発生する場合、これら２つのパリティビットセットは整合しないため、エラーが検出されることになる。 - 特許庁

A frame data number adjustment section 42 adjusts the number of parity bits in the input data in accordance with the modified size of the check matrix.例文帳に追加

フレームデータ数調節部４２は、変更した検査行列のサイズに応じて、入力したデータのうち、パリティビットの数を調節する。 - 特許庁

A conventional type ECC circuit 4 which is generally used is applied to the bit string of "16+parity 5 bits", and an error correction/decoder 14 in which the number of passing stages is reduced is applied to the bit string of "4+parity 3 bits"×3 by sharing error correction and decoding as post-correction processing.例文帳に追加

「１６＋パリティ５ビット」のビット列には、一般に用いられている従来型ＥＣＣ回路４を適用し、「４＋パリティ３ビット」×３のビット列には、誤り訂正と訂正後の処理であるデコードとを共用化し経由段数を減らした誤り訂正・デコーダ１４を適用する。 - 特許庁

Upon a CAM query matches, reference parity bits stored at an address outputted by the CAM are outputted from the RAM.例文帳に追加

ＣＡＭ照会が整合すると、ＣＡＭによって出力されるアドレスに格納されている参照パリティビットが、ＲＡＭから出力される。 - 特許庁

The computing unit 122 adds an one-bit parity bit D123 stored on a shift register 123 to the information bits D122-1 to D122-7 to obtain a new one-bit parity bit D124 responsible for the LDPC code for storage in the shift register 123.例文帳に追加

演算器１２２は、情報ビットD122-1乃至D122-7と、シフトレジスタ１２３に記憶された１ビットのパリティビットD123とを加算することにより、LDPC符号の新たな１ビットのパリティビットD124を求め、シフトレジスタ１２３に記憶させる。 - 特許庁

The decoder separates the sector data and the first RS parity for cyclic hamming coding, and aligns this parities and corrects the one-bit errors of the parity by Reed-Solomon decoding by the second RS parity, then corrects the one-bit error by cyclic hamming decryption, and further corrects the errors of 2 bits or more by Reed-Solomon decoding by the first RS parity.例文帳に追加

復号器は、セクタデータと第１ＲＳパリティをｎ分割して巡回ハミング符号化し、このパリティを整列して第２ＲＳパリティによるリードソロモン復号でパリティの１ビットエラーを訂正した後に巡回ハミング復号により１ビットエラーを訂正し、更に第１ＲＳパリティによるリードソロモン復号により２ビット以上のエラーを訂正する。 - 特許庁

CRC parity bits obtained by Viterbi decoding are set to each of flip-flop circuits D1'-D3' in the inverse CRC circuit 19 as a default.例文帳に追加

逆ＣＲＣ回路１９内の各フリップフロップＤ１’〜Ｄ３’には、ビタビ復号によって得られたＣＲＣパリティビットを初期状態として設定する。 - 特許庁

Exclusive OR operation is taken between the bits of the target content and the auxiliary content, and parity data is generated as a result of the exclusive OR operation.例文帳に追加

対象コンテンツと補助コンテンツのビット間で排他的論理和演算が実行されて、排他的論理和演算の結果をパリティ・データとして生成される。 - 特許庁

Upon CAM query matches, reference parity and mask bits stored in an address outputted by the CAM are outputted from the RAM.例文帳に追加

ＣＡＭ照会が整合すると、ＣＡＭによって出力されるアドレスに格納されている参照パリティビットおよびマスクビットが、ＲＡＭから出力される。 - 特許庁

Exclusive OR operation is taken between bits of the target content and the auxiliary content, and parity data is generated as a result of the exclusive OR operation.例文帳に追加

排他的ＯＲ演算は上記ターゲット・コンテンツと上記補助コンテンツのビット間で行われ、排他的ＯＲ演算の結果としてパリティ・データが生成される。 - 特許庁

At this time, a parity circuit 5 adds redundant bits which do not become all zero or all ones even if a default value or an arbitrary value is written in the register circuit 1.例文帳に追加

このとき、パリティ回路５は、レジスタ回路１のデフォルト値、もしくは任意の値が書き込まれても、オール０もしくはオール１にならない冗長ビットを付加する。 - 特許庁

The check bit is used to make sure that every valid character in a computer that uses even parity will always have an even number of 1 bits 例文帳に追加

検査ビットを使う目的は,(たとえば)偶数パリティ方式のコンピュータの内部で,正当な文字には一つのビットが常に偶数個あることを確認することである - コンピューター用語辞典

To monitor even the fault of wrong storage address in a FIFO memory simultaneously with a parity check without increasing areas for check bits.例文帳に追加

FIFOメモリに関してパリティ検査と同時にメモリ内の収容アドレスを誤る障害についても、検査ビット用領域を増やさずに監視できるようにする。 - 特許庁

A base parity check matrix G of dimension m_B×n_B may be used to encode a packet of up to k_B=n_B-m_B information bits to obtain a coded packet or a codeword of n_B code bits.例文帳に追加

ディメンションｍ_Ｂ×ｎ_Ｂの基本パリティチェック行列Ｇは、ｎ_Ｂ個のコードビットの符号化されたパケット又はコードワードを得るために、ｋ_Ｂ＝ｎ_Ｂ−ｍ_Ｂ個までの情報ビットのパケットを符号化するために用いられても良い。 - 特許庁

The information bit storage memory 121 reads bits according to the parity check matrix of an LDPC code out of each bit of the stored input data D121 based on a control signal D125 supplied from a control signal generation section 124 and supplies the bits as information bits D122-1 to D122-7 to a computing unit 122.例文帳に追加

情報ビット格納メモリ１２１は、制御信号生成部１２４から供給される制御信号D125に基づいて、格納している入力データD121の各ビットのうちの、LDPC符号の検査行列にしたがったビットを読み出し、情報ビットD122-1乃至D122-7として、演算器１２２に供給する。 - 特許庁

A ratio of a parity bit for user data written in a memory cell array 201 is reduced by making the number of bits of data input to the ECC circuit 205 exceed the number of bits of data input from the outside for writing.例文帳に追加

ＥＣＣ回路２０５に入力されるデータのビット数を、書き込みのため外部から入力されるデータのビット数よりも多くすることにより、メモリセルアレイ２０１に書き込まれるユーザデータに対するパリティビットの比率を低減させる。 - 特許庁

An address designated from a host device is divided into a Bank address, a Row address, and a Column address, a parity bit is separately generated for each of the time-division multiplexed and supplied Row address and Column address, and a check bit is generated on the basis of both the parity bits and data.例文帳に追加

上位装置から指定されるアドレスをBankアドレス、Rowアドレス、Columnアドレスに分割し、時分割多重されて供給されるRowアドレスとColumnアドレスそれぞれについて別々にパリティビットを生成し、両パリティビットとデータとに基づいてチェックビットを生成する。 - 特許庁

In the selection, a selection pattern is used to minimize the peak power of an OFDM symbol from a phase relation between the values of the parity bits and the subcarrier.例文帳に追加

この選択を行う際、パリティビットの値とサブキャリア間の位相関係とから、ＯＦＤＭシンボルのピーク電力が最も小さくなるような選択パターンを用いる。 - 特許庁

To provide a decoding apparatus capable of efficiently decoding at all times by generating a proper update schedule independently of the structure of the parity check matrix and a receiving probability of coded bits.例文帳に追加

適切な更新スケジュールを作成し、パリティ検査行列の構造や符号ビットの受信確率によらず、常に効率良く復号できる復号装置を提供する。 - 特許庁

A semiconductor memory comprises a plurality of memory blocks having a plurality of memory areas which hold, for each bit, a plurality of bits of write data and the parity data of the write data.例文帳に追加

半導体メモリは、複数ビットの書き込みデータおよび書き込みデータのパリティデータをビット毎に保持する複数のメモリ領域を有する複数のメモリブロックを有している。 - 特許庁

Further, when receiving only the signal T2, the RS input phase control circuit 150 outputs padding and starts reading/output of the data and the parity bits when receiving the signal T1 thereafter.例文帳に追加

また、信号Ｔ２のみを受信したときはパディングを出力し、その後信号Ｔ１が受信されたときにデータおよびパリティの読み出し・出力を開始する。 - 特許庁

Furthermore, since parity bits for warranting write/read to/from memories 6a0-6nn are not required for the number of highways, the increase in the memory capacity more than that required can be prevented.例文帳に追加

さらに、メモリに対する書き込み、読み出し保証用のパリティビットを、ハイウェイ本数分必要としないため、必要以上のメモリ容量の増加を防止することで解決する。 - 特許庁