「phase-locked loop」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

An oversampling phase selecting circuit is coupled to the phase-locked loop circuit and used for detecting a data edge of a received data signal by using the clock signals and selects a clock phase to be locked according to the location of the data edge.例文帳に追加

オーバーサンプリング位相選択回路は、位相ロックループ回路に接続されており、複数のクロック信号を用いて受信データ信号のデータエッジを検出して、ロックさせるべきクロック位相をデータエッジの位置に従って選択する。 - 特許庁

To integrate a composition of a PLL (phase locked loop) circuit in one semiconductor chip without deteriorating both control precision and processing speed of a frequency to be locked.例文帳に追加

ロックさせる周波数の制御精度と処理速度とを共に擬制にすることなく、ＰＬＬ回路の構成を１つの半導体チップに集積できるようにする。 - 特許庁

To provide a phase locked loop (PLL) with reduced loop filter components having dual charge pumps and corresponding dual signal paths that reduce on-chip component size within filters.例文帳に追加

フィルタ内のオンチップ部品サイズを低減するデュアルチャージポンプおよび対応する二重信号経路を有し、低減されたループフィルタ部品を備えた位相ロックループ（ＰＬＬ）の提供。 - 特許庁

To provide a phase-locked loop circuit that has a short lock time from a dead lock state restored to a locks state.例文帳に追加

デッドロック状態から復帰してロック状態となるまでの引き込み時間が短いフェーズロックドループ回路を提供すること。 - 特許庁

To constitute a frequency synchronization circuit or the like of a circuit which is simplified in comparison with a circuit including a PLL (Phase Locked Loop) circuit.例文帳に追加

ＰＬＬ回路を含んだ回路に比べて周波数同期回路等を簡単な回路によって構成できるようにする。 - 特許庁

To provide a PLL (Phase-Locked Loop) circuit and the like, suppressing an increase in chip size and having a wide oscillation frequency band.例文帳に追加

チップサイズの増大を抑え、広帯域の発振周波数帯域を有することが可能なＰＬＬ回路等を提供すること。 - 特許庁

The phase detector, the counter and the delay element form the delay locked loop so as to automatically set the delay time during the calibration.例文帳に追加

較正の間は、位相検出器、カウンタ及び遅延要素が遅延ロックループを形成して遅延時間を自動的に設定する。 - 特許庁

To provide a phase locked loop circuit capable of making frequency followup ability compatible with the frequency stability of an output signal in the case of locking.例文帳に追加

周波数追従性とロック時の出力信号の周波数安定性とを両立した位相同期回路を提供する。 - 特許庁

The phase locked loop (1) is provided with a frequency divider circuit (14) having a frequency division ratio (N), which can be set, in a feedback path.例文帳に追加

位相同期ループ（１）は、フィードバック経路に、設定可能な分周比（Ｎ）を有する周波数分割器回路（１４）を備えている。 - 特許庁

To provide frequency error combination logic for a multi-channel data detection system with a phase locked loop for each channel.例文帳に追加

各チャネル用のフェーズ・ロック・ループを有するマルチチャネル・データ検出システムの周波数エラー組み合わせ論理を提供することにある。 - 特許庁

To provide a data decoding device which decodes serial data to parallel data without using an analog circuit such as a PLL(phase-locked loop) circuit.例文帳に追加

ＰＬＬ回路などのアナログ回路を用いずに、直列データを並列データに復号するデータ復号装置を提供する。 - 特許庁

This radio frequency amplifier uses an offset phase locked loop to generate a radio frequency signal from a base band signal.例文帳に追加

本無線周波数増幅器はベースバンド信号から無線周波数信号を作るのに、オフセット位相ロックループ（６−１９）を使う。 - 特許庁

To improve a locking characteristic of the digital phase locked loop circuit by canceling an effect of a DC offset in an RF signal.例文帳に追加

ＲＦ信号におけるＤＣオフセットの影響をキャンセルし、デジタル式位相同期回路の引き込み特性を向上させること。 - 特許庁

To provide a device achieving accurate positioning by two dimensional PLL (phase locked loop) without depending on a marker.例文帳に追加

二次元のＰＬＬによって、マーカーに頼らない位置合わせを行い、精度の良い位置合わせを可能とする装置を提供する。 - 特許庁

An SNR is improved with narrow band filtering processing with respect to a wobble signal, and a phase locked loop is formed on the basis of the SNR.例文帳に追加

ウォブル信号を狭帯域なフィルタリング処理によってＳＮＲを改善し、これをもとに位相同期ループを形成する。 - 特許庁

To obtain the phase locked loop circuit that requires no adjustment, includes no inductive element and locks a phase at a high speed and to obtain the electronic device provided with the circuit.例文帳に追加

無調整で、且つインダクタンス素子をふくまない、高速に位相ロックが可能な位相同期回路及びこれを具備した電子機器を提供することを課題とする。 - 特許庁

To provide a PLL (phase locked loop) circuit, a tuner and a communication system using the same for achieving simultaneously a wide oscillation frequency range and an excellent phase-noise characteristic.例文帳に追加

広い発振周波数範囲と良好な位相雑音特性を同時に実現するＰＬＬ回路、このＰＬＬ回路を用いたチューナ及び通信システムを提供すること。 - 特許庁

A phase adjustment circuit 100 has a phase-locked loop (PLL) oscillation circuit 110 with a voltage-controlled oscillator (VCO) 120 obtained by coupling a plurality of delay element circuits 121-124 in a ring shape.例文帳に追加

位相調整回路１００は、複数の遅延素子回路１２１〜１２４をリング状に結合したＶＣＯ１２０を有するＰＬＬ発振回路１００を備える。 - 特許庁

A phase comparator 113 compares phases of output clocks from two phase locked loop(PLL) circuits 12, 13 and an analog/digital converter 113 converts the result of comparison into a digital signal.例文帳に追加

２つの位相同期ループ回路（ＰＬＬ）１２，１３からの出力クロックの位相を位相比較器１１３で比較し、その結果をアナログ／デジタル変換器１１２でデジタル変換する。 - 特許庁

In order that the phase locked loop can process a signal with a prescribed amplitude, the signal is given to limiters 5, 19 before being applied to a phase comparator 6.例文帳に追加

位相ロックループが一定振幅の信号として信号を処理することができるようにするために、信号は位相比較器（６）に加えられる前にリミッタ（５、１９）にかけられる。 - 特許庁

The phase-locked loop includes a digital phase detector whish measures the time differences between the ends of scanning of each facet and the ends of counting and stores them in a look-up table.例文帳に追加

フェーズロックループは、各ファセットの走査の終わりとカウントの終わりとの間の時間差を測定し、それらをルックアップテーブル内に格納するディジタル位相検出器を含んでいる。 - 特許庁

A control voltage V is supplied from a PLL (phase-locked loop) 10 consisting of a phase difference detector 11 and VCO (voltage controlled oscillator) 12 to a delay circuit 40.例文帳に追加

位相差検出器１１とＶＣＯ（電圧制御発振器）１２とで構成されたＰＬＬ（位相同期ループ）１０から、遅延回路４０へ制御電圧Ｖを供給する。 - 特許庁

To provide a phase locked loop circuit that can stabilize a system in a short time even with a high phase difference or a high frequency difference so as to reduce the lockup time.例文帳に追加

位相差または周波数差が大きい場合でも、短時間で系を安定化させることができ、ロックアップタイムを短縮可能な位相同期回路を提供する。 - 特許庁

To provide a delay locked loop device, capable of a duty cycle compensation (DCC), in which problems in the operation of a delay locked loop are solved by resetting the delay locked loop if a phase difference between rising and falling clocks of DCC is over specific delay, in response to a change in a power supply voltage, after locking.例文帳に追加

ＤＣＣを可能とする遅延固定ループにおいて、ロックの後、電源電圧値の変化に応じ、ＤＣＣの立ち上がりクロック及び立ち下がりクロックの位相差が特定遅延以上となるとき、遅延固定ループをリセットするようにし、遅延固定ループの動作上の問題を解決する遅延固定ループ装置を提供を課題とする。 - 特許庁

A first phase locked loop receives a stream of first timestamp values and generates a variable rate timing signal stream that conveys a variation rate and a phase accumulation rate of the stream of first timestamp values to the first loop.例文帳に追加

第１の位相ロックループは第１のタイムスタンプ値のストリームを受信し、第１のタイムスタンプ値のストリームの変化レートおよび位相蓄積レートを第１のループに搬送する可変レートタイミング信号ストリームを生成する。 - 特許庁

To provide a phase locked loop device capable of switching frequency at a high speed in an asynchronous state and reducing spurious radiation in a synchronous state.例文帳に追加

非同期状態では周波数の高速切り替えが可能で、同期状態ではスプリアス量の低減された位相同期装置を得る。 - 特許庁

For determining presence/absence of an RF (information channel) signal, a state of a PLL (phase-locked loop) for generating a clock for data extraction is checked (a step S10).例文帳に追加

ＲＦ信号の有無を判定するため、データ抽出用クロックを生成するためのＰＬＬの状態をチェックする（ステップＳ１０）。 - 特許庁

A phase locked loop PLL realizes a counter reaction 35 between an output section of the 2nd processing block 34 and the interpolation block 33.例文帳に追加

位相同期ループＰＬＬは、第２処理ブロック３４の出力部と補間ブロック３３との間にカウンタ−リアクション３５を実現する。 - 特許庁

To provide a phase mixing circuit, which prevents the increase of jitter even when PVT is fluctuated, and a delay locked loop circuit equipped with the circuit.例文帳に追加

ＰＶＴが変動してもジッタの増加を防止する位相混合回路及びそれを備えた遅延固定ループ回路を提供する。 - 特許庁

To provide a PLL circuit(phase locked loop circuit)that can realize a high speed PLL circuit and improvement of a C/N characteristic.例文帳に追加

ＰＬＬ回路の高速化とＣ／Ｎ特性の改善を同時に実現することができるＰＬＬ回路（位相同期ループ回路）を提供する。 - 特許庁

The image size and registration are adjusted with the use of a phase-locked loop to optimize the appearance of the final image on the recording medium.例文帳に追加

位相同期ループを利用して、イメージサイズと見当合わせが調整され、記録媒体上での最終イメージの表示を最適化する。 - 特許庁

A clock receiver system 10 includes a clock receiver circuit 14, a phase-locked loop circuit 15 and a clock receiver mirror circuit 16.例文帳に追加

クロック受信装置システム（１０）は、クロック受信装置回路（１４）、位相同期ループ回路（１５）及びクロック受信装置ミラー回路（１６）を含む。 - 特許庁

A clock signal from a phase locked-loop circuit 13 is supplied to a counter 12, and its counting is stopped by the trigger signal.例文帳に追加

また、カウンタ１２には位相ロックループ回路１３からのクロック信号が供給され、その計数がトリガー信号によって停止される。 - 特許庁

To provide a semiconductor integrated circuit, which can measure accurately frequencies and jitters of the built-in PLL (phase locked loop), and measurement method for its jitters.例文帳に追加

内蔵するＰＬＬの周波数やジッタを正確に測定できる半導体集積回路とそのジッタ測定方法を提供する。 - 特許庁

To provide a phase-locked loop circuit which is capable of operating over a wide frequency range and reducing a gain of a voltage controlled oscillator.例文帳に追加

広周波数範囲で動作可能であり、電圧制御発振器のゲインを低減させることができる位相ロックループ回路を提供する。 - 特許庁

In this PLL(phase locked loop) circuit, phase control signals are obtained from a phase detector 12 and supplied to an operational amplifier 15 and frequency control signals are obtained from a frequency detector 13 and supplied to the operational amplifier 14.例文帳に追加

位相検出器１２から位相制御信号が得られオペアンプ１４に供給され、また周波数検出器１２からは周波数制御信号が得られ前記オペアンプ１４に供給される。 - 特許庁

A phase comparison circuit 3 for composing the phase-locked loop 10 compares the phase of the clock signal, that the LIU1 extracts from the Iub signal with that of a clock signal outputted from a frequency-dividing circuit 6.例文帳に追加

位相同期ループ１０を構成する位相比較回路３は、ＬＩＵ１がＩｕｂ信号から抽出したクロック信号と、分周回路６から出力されるクロック信号とを位相比較する。 - 特許庁

A phase comparator 2 of a PLL(phase-locked loop) circuit inputs an Hin (horizontal synchronous input) signal via a delay circuit 1 and the RET (feedback) signal of a frequency divider circuit 6 via a delay circuit 7 respectively to carry out phase comparison of both signals.例文帳に追加

ＰＬＬ回路において、位相比較器２は、遅延回路１を介してＨｉｎ信号を、他方、遅延回路７を介して分周回路６のＲＥＴ信号を入力して位相比較している。 - 特許庁

A signal corresponding to a phase difference of a 1st phase locked loop (L11) is supplied to a power supply line (PS) as an operating power supply voltage for a first oscillation circuit (O11) and the level on the power supply line is supplied as an operating power supply voltage for an oscillation circuit (21) of a 2nd phase locked loop.例文帳に追加

第１の位相ロックループ（Ｌ１１）の位相差に応じた信号を第１の発振回路（Ｏ１１）に対する動作電源電圧として電源供給線（ＰＳ）に供給し、この電源供給線上の電位を、第２の位相ロックループの発振回路（Ｏ２１）の動作電源電圧として供給する。 - 特許庁

Devices and methods for controlling active termination resistors can control on/off of the active termination resistors irrespective of an operational mode of a delay locked loop (DLL) or a phase locked loop (PLL), and this reduce data bubbles.例文帳に追加

本発明に係る能動終端抵抗を制御するための装置及び方法は、遅延同期ループまたは位相同期ループの動作モードにかかわらず終端抵抗のオン／オフを制御できるため、データバブルを最小化させることができる。 - 特許庁

An FM modulation device is provided with an FM modulation circuit, which FM-modulates an input signal and the phase-locked loop for converting the frequency of an output signal from the FM modulation circuit; and when the output frequency of the phase-locked loop is changed, a non- modulation signal is outputted from the FM modulation circuit.例文帳に追加

入力信号をＦＭ変調するＦＭ変調回路と、ＦＭ変調回路の出力信号に対し周波数変換を行う位相同期ループとを備え、位相同期ループの出力周波数を変更する際にＦＭ変調回路から無変調信号が出力される。 - 特許庁

A phase locked loop (PLL) circuit comprising oscillators 38-1-n, multipliers 40-1-n, and loop filters 42-1-n extracts FM modulate components from outputs of the circuits 34-1-n.例文帳に追加

発振器３８−１〜ｎ、乗算器４０−１〜ｎ及びループフィルタ４２−１〜ｎからなる位相ロックループ（ＰＬＬ）回路は、回路３４−１〜ｎの出力からＦＭ変調成分を抽出する。 - 特許庁

To detect that a reference signal and a wobble signal are phase-locked in a phase-out state when a wobble signal is detected after adjusting a phase of the wobble signal modulated by a phase modulation system to a phase of the reference signal by of phase lock loop control.例文帳に追加

本発明は位相変調方式で変調されたウォブル信号を位相ロックループ制御により基準信号と位相を合わせてからウォブル信号を検出する際に、基準信号とウォブル信号とが位相がずれた状態で位相ロックされていることを検出できる。 - 特許庁

In a phase-locked loop type local oscillator which is provided with a phase comparator 2 inside a loop, a multiplier 6 provided on the output side of an oscillator 5 is used effectively by a lock detecting signal 2a which shows a synchronous state and which is obtained from the output of the phase comparator 2.例文帳に追加

位相比較器２をループ中に含む位相ロックループ型局部発振器において、位相比較器２出力から得られる同期状態を示すロック検出信号２ａにより発振器５出力側に設けた逓倍器６を有効にするようにした。 - 特許庁

To provide a phase-locked loop for extracting a clock signal CK from a random NRZ type data signal D, especially a phase-locked loop of double loop arrangement including a phase comparison circuit and a frequency comparison circuit, in which both wide capture range and extraction of a high quality clock signal can be realized without requiring a reference clock signal.例文帳に追加

ランダムＮＲＺ形式のデータ信号Ｄからクロック信号ＣＫの抽出を行う位相同期回路、特に位相比較回路と周波数比較回路の両方を含む２重ループ構成の位相同期回路において、参照クロック信号を必要とすることなく広キャプチャ・レンジ化と高品質クロック信号の抽出との両立を実現することができる位相同期回路を提供する。 - 特許庁