「tristate」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The latch circuit 30 comprises an inverter 31 and a tristate NOR gate 32.例文帳に追加

ラッチ回路３０はインバータ３１および３状態ＮＯＲゲート３２を含んでいる。 - 特許庁

The latch circuit 27 comprises an inverter 28 and a tristate NAND gate 29.例文帳に追加

ラッチ回路２７はインバータ２８および３状態ＮＡＮＤゲート２９を含んでいる。 - 特許庁

When a driver cell to be inserted, i.e. a tristate cell, is arranged, it is decided whether a signal transmission passage of other tristate cells to that cell is interrupted or not (step S9).例文帳に追加

挿入されるドライバセルであるトライステートセルを配置する際に、セルへの他のトライステートセルの信号伝達経路が遮断されるかどうかを判定する（ステップＳ９）。 - 特許庁

The semiconductor memory 100 comprises a data generator (150), and a tristate buffer 110.例文帳に追加

本発明の半導体記憶装置１０００は、データ発生回路１５０、トライステートバッファ部１１０を含む。 - 特許庁

An output selector circuit 184 selects the through-electrode, by activating any of tristate inverters TI1 and IVR2.例文帳に追加

出力選択回路１８４は、トライステートインバータＴＩ１、ＩＶＲ２のいずれかを活性化することにより、貫通電極を選択する。 - 特許庁

To prevent malfunctions due to power supply noise by reducing the power supply noise of a tristate output circuit.例文帳に追加

トライステート出力回路の電源ノイズを減少させることにより、電源ノイズによる誤動作を防止することを課題とする。 - 特許庁

To the QT terminal, the data held in an internal data holding circuit 106 are preliminarily transmitted through a built-in tristate buffer 120.例文帳に追加

このＱＴ端子には、内部データ保持回路１０６で保持されたデータが、予め内蔵されたトライステートバッファ１２０を介して伝達される。 - 特許庁

The output of the reference voltage generation part 36a and that of the sensing part 36 are output to tristate buffers 36c and 36d, respectively.例文帳に追加

そして、これら基準電圧発生部３６ａ及びセンシング部３６ｂの出力は、トライステートバッファ３６ｃ、３６ｄに出力される。 - 特許庁

Further, for the bidirectional signal line, the leakage current is prevented by replacing the output tristate buffer of the ON block 40 by the sixth care circuit 6 and inserting the second care circuit 2 in front of the tristate buffer when the bidirectional signal voltage level is made the voltage of the OFF block 41.例文帳に追加

また、双方向信号線については、双方向信号電圧レベルをＯＦＦブロック４１の電圧にする場合、ＯＮブロック４０の出力トライステートバッファを第６のケア回路６に置換し、トライステートバッファ前に第２のケア回路２を挿入しリーク電流を防止する。 - 特許庁

In a test result output mode, a test result SOUT1 latched by the FFs 10, 11 is output to the data input and output node 15 via a tristate buffer 19, and a test result SOUT2 latched by the FFs 13, 14 is output to the data input and output node 16 via a tristate buffer 20.例文帳に追加

テスト結果出力モード時は、ＦＦ１０、１１がラッチしたテスト結果ＳＯＵＴ１をトライステートバッファ１９を介してデータ入出力ノード１５に出力すると共に、ＦＦ１３、１４がラッチしたテスト結果ＳＯＵＴ２をトライステートバッファ２０を介してデータ入出力ノード１６に出力する。 - 特許庁

To provide a layout designing method in which a driver cell for improving the timing can be inserted for a signal line being driven by a tristate cell.例文帳に追加

トライステートセルで駆動される信号線に対して、タイミング改善のドライバセルを挿入することが可能なレイアウト設計方法を提供する。 - 特許庁

In the buffer circuit 300, the output of the tristate buffer corresponding to the line more on the MSB side than the line to which the input line is connected among the output lines is set to high impedance.例文帳に追加

バッファ回路３００は、出力ラインのうちの入力ラインが接続されたラインよりもＭＳＢ側のラインに対応するトライステートバッファの出力がハイインピーダンスに設定される。 - 特許庁

When the CLK (clock input signal) and CLRZ (inversion of the clear input signal) are both low, the output of the tristate NOR gate 32 is forced low.例文帳に追加

ＣＬＫ（クロック入力信号）およびＣＬＲＺ（クリア入力信号の反転）が共にローである時は、３状態ＮＯＲゲート３２の出力はローとされる。 - 特許庁

A memory information setting circuit 11 has a tristate buffer setting the bit width and the number of wait cycles of the boot ROM 3 to an input terminal.例文帳に追加

メモリ情報設定回路１１は、入力端子にブートＲＯＭ３のビット幅,ウエイトサイクル数が設定されたトライステートバッファを有する。 - 特許庁

The operation signal value is provided to the latch 14 through a transfer gate 22 (or other tristate driver) controlled by a sleep mode control signal SLP via a sleep mode path 20.例文帳に追加

演算信号値は、スリープモード制御信号SLPによって制御される伝達ゲート２２（または他のトライステートドライバ）を介し、スリープモードパス２０を経由してラッチ１４に供給される。 - 特許庁

To provide a semiconductor integrated circuit which reduces the area of a pull-down element or pull-up element used to detect a fault of a semiconductor integrated circuit including a tristate element.例文帳に追加

トライステート素子を含む半導体集積回路の故障検出に使用されるプルダウン素子、もしくはプルアップ素子の面積削減をはかる半導体集積回路を提供する。 - 特許庁

A normal signal 3 and a test output signal 4 are connected to tristate buffers 11 and 12 which are controlled with a test mode switching signal 5, respectively.例文帳に追加

通常信号３とテスト出力信号４をそれぞれテストモード切替信号５により制御されるトライステートバッファ１１、１２に接続する。 - 特許庁

A tristate buffer TBF shows a buffer function when a first detection signal IS1 is in a low level, and is controlled to a floating state when the first detection signal IS1 is in a high level.例文帳に追加

トライステートバッファＴＢＦは、第１検出信号ＩＳ１がローレベルの際はバッファ機能を奏し、第１検出信号ＩＳ１がハイレベルの際はフローティング状態に制御される。 - 特許庁

When mode selection information designates 1:4 as a conversion ratio, only a tristate buffer 81 is enabled and the parallel data in 4-bit width are outputted.例文帳に追加

モード選択情報が変換比として１：４を指定しているときは、トライステートバッフア８１のみがイネーブル化され、４ビット幅のパラレルデータが出力される。 - 特許庁

To a bus signal line 307 to which multiple tristate elements are connected, a current mirror circuit composed of nMOS transistor(TR) 321 and 322 is connected and to the current mirror circuit, a pMOS TR 323 is connected in series.例文帳に追加

トライステート素子が複数接続されたバス信号線３０７に、ｎＭＯＳトランジスタ３２１，３２２ から構成されたカレントミラー回路と、前記カレントミラー回路にｐＭＯＳトランジスタ３２３を直列接続する。 - 特許庁

In a time slot period for CTI, the inhibit control part 93 forcedly sets the whole tristate buffers 16 in the high impedance state.例文帳に追加

このＣＴＩ用のタイムスロット期間には、インヒビット制御部９３は全トライステートバッファ１６を強制的にハイインピーダンス状態とする。 - 特許庁

By a tristate gate 202, a clock is supplied from the controller 200 to a serial communication device 102 with an I2C specification only when data transmission is carried out between the serial communication device 102 and the controller 200.例文帳に追加

トライステートゲート２０２により、コントローラ２００から、Ｉ２Ｃ仕様のシリアル通信デバイス１０２に対して、これらの間でデータ伝送が行われるときにのみ、シリアル通信デバイス１０２にクロックが供給されるようにする。 - 特許庁

Each of the ring oscillator 22 includes a plurality of tristate inverters 24, 26, 28 including a current-limiting transistor 42 operating in a leakage mode.例文帳に追加

これらのリング発振器２２は、漏洩モードで作動する電流制限トランジスタ４２を含む複数のトライステートインバータ２４、２６、２８を含んでいる。 - 特許庁

Whole tristate buffers 16 are set forcedly made settable to a high impedance state, by closing an AND gate by an inhibition control part 93.例文帳に追加

インヒビット制御部９３がＡＮＤゲートを閉じることで、全トライステートバッファ１６を強制的にハイインピーダンス状態に設定可能とする。 - 特許庁

The buffers 31-i and 32-i are both tristate buffers and, when one thereof is at the output position, the other is controlled to a high impedance position.例文帳に追加

バッファ３１−ｉ及び３２−ｉは共に３ステートバッファであり、一方が出力状態であるとき、他方をハイインピーダンス状態に制御する。 - 特許庁

A semiconductor display device of the present invention includes a tristate buffer in a gate signal line side driver circuit.例文帳に追加

並びに画素ＴＦＴに印可されるゲートバイアスを従来の電圧付近に保つことでゲート耐圧を確保し、駆動回路全体での低消費電力化を実現できる新たな駆動回路を提供することを目的とする。 - 特許庁

At testing, the tristate buffers 7A and 7B are in an off-state, the input and output terminals 1A and 1B are connected to the scan passes 3_1-3_m and 3_m+1-3_n respectively to input test data.例文帳に追加

テスト時、３ステートバッファ７Ａ，７Ｂをオフ状態にし、入出力端子１Ａ，１Ｂをそれぞれスキャンパス３_1 〜３_m ，３_m+1 〜３_n に接続してテストデータを入力する。 - 特許庁

Thereafter, the signals of the combination circuit 2 are fetched in each S-FF3, the tristate buffers 7A and 7B are in an on-state, to be read from the input and output terminals 1B and 1A.例文帳に追加

その後、組み合わせ回路２の信号を各Ｓ−ＦＦ３に取り込み、３ステートバッファ７Ａ，７Ｂをオン状態にして、入出力端子１Ｂ，１Ａから読み出す。 - 特許庁

Subsequently, a signal based on a specified combination of control signals being inputted to the prestage cell extracted at step S13 is set as a control signal being inputted to the tristate cell to be inserted (step S14).例文帳に追加

次にステップＳ１３により抽出した前段セルに入力される制御信号の所定の組合せに基づく信号を挿入されるトライステートセルに入力する制御信号として設定する（ステップＳ１４）。 - 特許庁

Here, the inverters 25, 28 and the buffer 27 are of a tristate structure, so that output terminals can be put into a high- impedance state, that is, output signals can be turned off, depending on signals inputted to control terminals.例文帳に追加

ここでインバータ２５、２８およびバッファ２７はトライステート構成のものであり制御端子に入力される信号次第で出力端子を高インピーダンスの状態、すなわち出力信号をＯＦＦにできる。 - 特許庁

If the signal transmission passage is not interrupted, a control signal being inputted to a cell arranged on the prestage of the tristate cell to be inserted is extracted (step S13).例文帳に追加

信号伝達経路が遮断されない場合には、挿入されるトライステートセルの前段に配置されたセルに入力される制御信号の抽出を行なう（ステップＳ１３）。 - 特許庁

The slave side circuit SL of the differential flip flop circuit is constituted of a closed loop circuit formed of an inverter INV28 and a tristate inverter (INV29-30-31).例文帳に追加

差動型フリップフロップ回路のスレーブ側回路ＳＬをインバータＩＮＶ２８とトライステートインバータ（ＩＮＶ２９−３０−３１）から成る閉ループ回路で構成した。 - 特許庁

When the CLK is high and the CLRZ is low, the output of tristate NAND gate 29 is forced high, and for that reason the input to inerter 28 is high and the input to inverter 31 is low, thereby the Q is set low and the QZ is set high.例文帳に追加

ＣＬＫがハイでＣＬＲＺがローである時は、３状態ＮＡＮＤゲート２９の出力がハイとされ、そのためインバータ２８への入力はハイでありインバータ３１への入力はローであり、ＱはローとされＱＺはハイとされる。 - 特許庁

When such a state occurs that the semiconductor device 25 is fractured by some cause during burn-in and that the data are outputted continuously from the output terminal 4 for burn-in, a burn-in state detection circuit 5 switches the output terminal 4 for burn-in to HiZ by controlling a tristate buffer 6.例文帳に追加

バーンイン状態検知回路５は、バーンイン中に何らかの原因で半導体装置２５が破壊し、バーンイン用出力端子４からデータが出力され続けるような状態に陥った場合に、トライステートバッファ６を制御してバーンイン用出力端子４をＨｉＺにする。 - 特許庁

The semiconductor integrated circuit connects the input and output terminal 1B to scan passes 3_m+1-3_n and the combination circuit 2 via a selector 5B, and connects the output side of the scan passes 3_m+1-3_n to the input and output terminal 1A via a selector 6B and a tristate buffer 7B.例文帳に追加

一方、入出力端子１Ｂは、セレクタ５Ｂを介してスキャンパス３_m+1 〜３_n と組み合わせ回路２に接続し、このスキャンパス３_m+1 〜３_n の出力側を、セレクタ６Ｂと３ステートバッファ７Ｂを介して入出力端子１Ａに接続する。 - 特許庁

To prevent the through-current of a voltage detection circuit in an 'open' mode and to further make low power consumption in a tristate MOS output circuit making low power consumption, while maintaining a fast operation in 'H' or 'L' mode by detecting the voltage of an output terminal and switching an output transistor.例文帳に追加

出力端子の電圧を検出して、出力トランジスタを切り替えることにより、‘Ｈ’、‘Ｌ’動作時の高速動作を維持しつつ低消費電力化をはかるトライステートＭＯＳ出力回路において、‘ＯＰＥＮ’時の電圧検出回路の貫通電流を阻止し、更に低消費電力化する。 - 特許庁

A command line LC is connected to changeover terminals of the tristate buffers 36c and 36d, and the output of either the reference voltage generation part 36a or the sensing part 36b is applied to the output line LC by applying an instruction signal C to the command line LC.例文帳に追加

トライステートバッファ３６ｃ、３６ｄの切替端子には、コマンドラインＬＣが接続されており、コマンドラインＬＣに指示信号Ｃを印加することで、出力ラインＬＣに、基準電圧発生部３６ａ及びセンシング部３６ｂのいずれか一方の出力を印加する。 - 特許庁

An analog signal as a converted object in this A/D converter is held is a 1st sample-and-hold circuit 105 or the like via a changeover switch 103, an i-th bit A/D converter section 108 applies A/D conversion to the analog signal and a tristate output buffer 112 outputs the resulting signal to an output processing section 125.例文帳に追加

変換を行う対象としてのアナログ値の信号は、切替スイッチ１０３を経て第１のサンプルホールド回路１０５等でホールドされ、ｉビットＡ／Ｄ変換部１０８がこれをＡ／Ｄ変換してトライステート出力バッファ１１２が出力処理部１２５に出力する。 - 特許庁

A semiconductor integrated circuit connects an input and output terminal 1A to the scan passes 3_1-3_m and a combination circuit 2 via a selector 5A, and connects an output side of the scan passes 3_1-3_m to an input and output terminal 1B via a selector 6A and a tristate buffer 7A.例文帳に追加

入出力端子１Ａを、セレクタ５Ａを介してスキャンパス３_1 〜３_m と組み合わせ回路２に接続し、このスキャンパス３_1 〜３_m の出力側を、セレクタ６Ａと３ステートバッファ７Ａを介して入出力端子１Ｂに接続する。 - 特許庁

While a reset signal RST1 is asserted, tristate buffer circuits TB1 to TB3 of respective bus drivers D1 to D3 are set in a high impedance state, and a bus B1 is driven to an electric potential of an L level by a switch element SW1 controlled by the reset signal RST1.例文帳に追加

リセット信号ＲＳＴ１のアサート中、各バスドライバＤ１、Ｄ２、Ｄ３のトライステートバッファ回路ＴＢ１、ＴＢ２、ＴＢ３を高インピーダンス状態とし、バスＢ１はリセット信号ＲＳＴ１によって制御されるスイッチ素子ＳＷ１より電位はＬレベルにドライブされる。 - 特許庁

The selected number of clock outputs is detected by an inverter output selection number detection circuit 165, and when the selected number becomes large with an increase in the delay value of inverters, tristate inverters 117 to 124, connected in parallel with delay inverters 101 to 108 are turned ON, to make the delay value small.例文帳に追加

インバータ出力選択数検出回路１６５によりクロック出力の選択された数を検出し、インバータ遅延値が大きくなって選択された数が大きくなると遅延用インバータ１０１ないし１０８に並列に接続されたトライステートインバータ１１７ないし１２４をＯＮして、遅延値を小さくする。 - 特許庁

The drive ability of the tristate buffer 120 is set so as to provide a propagation delay time such that the scan test data outputted from the QT terminal is propagated to the scan test data input terminal DT of a scan test flip-flop circuit of the next stage and satisfactorily fetched and held therein as desired.例文帳に追加

このトライステートバッファ１２０の駆動能力は、ＱＴ端子から出力されるスキャンテスト用データが次段のスキャンテスト用フリップフロップ回路のスキャンテスト用データ入力端子ＤＴに伝播されて所期通り良好に内部に取り込まれ、保持されるような伝播遅延時間となるような駆動能力に設定される。 - 特許庁

Data read through a main bit line MBL from a memory block 2 having a memory cell array constituted of a dynamic type storage element are amplified by a sense amplifier circuit and latched by a latch circuit 12, and only one of outputs from a plurality of tristate buffers 13 to receive the output of the latch circuit is set so as to become a state to be outputted.例文帳に追加

ダイナミック型記憶素子からなるメモリセルアレイを有するメモリブロック２からメインビット線ＭＢＬを通して読み出されるデータを、センスアンプ回路１１で増幅してラッチ回路１２でラッチし、ラッチ回路の出力を入力とする複数のトライステートバッファ１３からの出力のうち、一つのみを出力可能状態に設定する。 - 特許庁