「v-Mos」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Meanwhile, the external signal ψC exceeding 3.6 V turns on the P-channel MOS transistor 10 to come a control signal ψF outputted from a differential amplifier circuit 9 to 0 V.例文帳に追加

一方、外部信号φＣが３．６Ｖを超えると、ＰチャネルＭＯＳトランジスタＰ１０がオンされ、差動増幅回路９から出力される制御信号φＦは０Ｖとなる。 - 特許庁

An N-type MOS transistor 15 already turns off, so a '1' level (1.8 V) is outputted to an external output terminal 16.例文帳に追加

Ｎ型ＭＯＳトランジスタ１５はオフ動作をしているので、外部出力端子１６に“１”レベル（１．８Ｖ）が出力される。 - 特許庁

Then N channel MOS transistor 66 fixes an output of an internal circuit 28a operated by a power source of 1.5 V group.例文帳に追加

ＮチャネルＭＯＳトランジスタ６６は、１．５Ｖ系統の電源で動作する内部回路２８ａの出力を固定する。 - 特許庁

An external signal ψC inputted from a pad 2 of less than 3.6 V turns off a P-channel MOS transistor P10.例文帳に追加

パッド２から入力される外部信号φＣが３．６Ｖ未満の場合、ＰチャネルＭＯＳトランジスタＰ１０はオフとなる。 - 特許庁

Meanwhile, a channel region of a MOS transistor operating at the 3 V is formed on a deep well and electrically isolated.例文帳に追加

一方、３Ｖで動作するＭＯＳトランジスタのチャネル領域は、ディープウェルに形成されて電気的に分離されている。 - 特許庁

In the inverter, each arm A contains normally-on elements P and N-channel MOS transistors Q connected in series, built-in diodes D for the N-channel MOS transistors Q are used as free wheel diodes and the breakdown voltage of each N-channel MOS transistor Q is 10 to 50 V.例文帳に追加

このインバータでは、各アームＡは直列接続されたノーマリーオン素子ＰおよびＮチャネルＭＯＳトランジスタＱを含み、ＮチャネルＭＯＳトランジスタＱの内蔵ダイオードＤはフリーホイールダイオードとして使用され、ＮチャネルＭＯＳトランジスタＱの耐圧は１０〜５０Ｖである。 - 特許庁

Hence the PNP transistor 5 and the n channel MOS transistor 6 are both turned on, and the 5 V power supply voltage is supplied to the drive IC 3.例文帳に追加

そのため、ＰＮＰトランジスタ５、ｎチャネルＭＯＳトランジスタ６は共にオンとなり、電源電圧５ＶがドライブＩＣ３に供給される。 - 特許庁

A channel region of a MOS transistor operating at the 0.5 V is electrically isolated by a trench and a deep well formed in a shallow well.例文帳に追加

そして、０.５Ｖで動作するＭＯＳトランジスタのチャネル領域は、シャローウェルに形成されてトレンチとディープウェルとで電気的に分離されている。 - 特許庁

To provide a high withstand voltage MOS transistor, having a high source/drain withstand voltage Bvds of approximately 300 V and a low ON resistance.例文帳に追加

３００Ｖ程度の高いソース・ドレイン耐圧Ｂｖｄｓを有するとともに、低いオン抵抗を有した高耐圧ＭＯＳトランジスタを提供する。 - 特許庁

Hence a PNP transistor 5 and an n channel MOS transistor 6 are both turned off, and a 5 V power supply voltage is not supplied to a drive IC 3.例文帳に追加

そのため、ＰＮＰトランジスタ５、ｎチャネルＭＯＳトランジスタ６は共にオフとなり、電源電圧の５ＶはドライブＩＣ３には供給されない。 - 特許庁

The gain factor compensation circuit is provided with a potential difference detection circuit 1, a variable gain amplifier 2, and a V-I conversion circuit 3 in addition to the MOS transistors M1, M2 for this purpose.例文帳に追加

このため、ＭＯＳトランジスタＭ１、Ｍ２の他に、電位差検出回路１と、可変利得アンプ２と、Ｖ−Ｉ変換回路３を備えている。 - 特許庁

The MOS transistor, with the threshold voltage whose absolute value is small between the MOS transistors with two types of thresholds further, has a characteristic that a subthreshold current is made to flow, when voltage between the gate and the source is set to 0 V.例文帳に追加

更に、前記２種類のしきい値のＭＯＳトランジスタのうち絶対値の小さなしきい値電圧のＭＯＳトランジスタはゲート・ソース間電圧を０Ｖとしたときにサブスレショルド電流の流れる特性を持つものとする。 - 特許庁

When a '1' level (1.5 V) is applied to an internal output terminal 1, P-type MOS transistors 8 and 9 turn on and a P-type MOS transistor 10 turns on with a divided voltage determined by the resistance values of both the transistors.例文帳に追加

内部出力端子１に“１”レベル（１．５Ｖ）が印加されると、Ｐ型ＭＯＳトランジスタ８，９がオン動作を行い、両トランジスタの抵抗値で定まる分圧電圧によってＰ型ＭＯＳトランジスタ１０がオン動作を行う。 - 特許庁

Positive charges of the intermediate node 5 are discharged via the p-MOS transistor 38, and negative charges are discharged via an N-well of the p-MOS transistor 38, and the potential of the intermediate node 5 is set to about 0.7 V.例文帳に追加

こうして、中間ノード５の正の電荷はｐ‐ＭＯＳトランジスタ３８を介して、負の電荷はｐ‐ＭＯＳトランジスタ３８のＮ‐ウェルを介してディスチャージすることによって、中間ノード５の電位を約０.７Ｖ程度にする。 - 特許庁

A P-channel MOS transistor 11 for interrupting the supply of input voltage to the MOS transistor M1 according to a control signal (a reset signal, for example), and a P-channel MOS transistor 14 for compulsorily fixing the output voltage Vout from the MOS transistor M4 to a ground voltage 0 V, are provided.例文帳に追加

そして、制御信号（例えば、リセット信号）に応じて電荷転送ＭＯＳトランジスタＭ１への入力電圧の供給を遮断するためのＰチャネル型ＭＯＳトランジスタ１１、電荷転送用ＭＯＳトランジスタＭ４からの出力電圧Ｖoutを接地電圧０Ｖに強制的に固定するためのＰチャネル型ＭＯＳトランジスタ１４を設ける。 - 特許庁

Thus, reliability of the MOS transistor to the electrostatic breakdown voltage for transmitting/receiving the signal directly to or from the exterior by operating at the 3 V is improved.例文帳に追加

こうして、３Ｖで動作して外部と直接信号を送受するＭＯＳトランジスタの静電気耐圧等に対する信頼性が向上される。 - 特許庁

A stabilization voltage V_REF is supplied to a gate of an N-channel MOS transistor of a switch SWO of the V-I converters 30, 20 during the calibration operation.例文帳に追加

Ｖ・Ｉ変換器３０、２０のスイッチ素子ＳＷ0のＮチャンネルＭＯＳトランジスタのゲートに、校正動作の間に安定化電圧Ｖ_REFが供給される。 - 特許庁

When an MOS-FET_Q3 is turned on during a positive polarity period of the N period of switching, a charging operation is performed to charge a capacitor C12 with a positive voltage V(N3+) of the winding voltage V(N3) of winding n3.例文帳に追加

スイッチングのＮ周期の正極性期間において、ＭＯＳ−ＦＥＴ＿Ｑ３がオンされると、巻線ｎ３の巻線電圧Ｖ（Ｎ３）の正電圧Ｖ（Ｎ３＋）をコンデンサＣ１２に充電する充電動作が行われる。 - 特許庁

In order to bring the Vt of transfer MOS to 0 V, a voltage not lower than a power supply voltage +Vt is applied to the gate through a capacitor Cg and, at the same time, transfer MOS gate potential on the next stage is controlled by its gate voltage thus enhancing charge transfer efficiency.例文帳に追加

また、トランスファーＭＯＳのVtを0Vにする為に、ゲートに電源電圧＋Vt以上の電圧を容量Cgを通して印加すると同時に、そのゲート電圧で次段のトランスファーＭＯＳゲート電位を制御しチャージトランスファー効率を高める。 - 特許庁

In one concrete example, the drain of the P channel MOS transistor Mp of the push-pull circuit is connected to the terminal of the voltage (VGG: +5 V for instance) for the gate bias of the current source MOS transistors M2, M4 and M6 of the source-follower circuit.例文帳に追加

その一つの具体例はプッシュプル回路のＰチャンネルＭＯＳトランジスタＭｐのドレインを、ソースフォロア回路の電流源ＭＯＳトランジスタＭ２、Ｍ４、Ｍ６のゲートバイアス用電圧（Ｖ_GG：例えば＋５Ｖ）端子に接続するものである。 - 特許庁

A high dielectric film is employed for gate insulation films of parts of transistors among MOS transistors configuring the 4-transistor SRAM, and the V-I characteristic of the parts of the transistors is configured to have a history.例文帳に追加

４トランジスタＳＲＡＭを構成するＭＯＳトランジスタの内、一部のトランジスタのゲート絶縁膜を高誘電体膜とし、そのＶ−Ｉ特性に履歴を有するごとくに構成する。 - 特許庁

First and third TFT elements 1, 3 consisting of (n) type MOSs are turned an and a second TFT element 2 consisting of a (p) type MOS is turned off by making a scanning line GL1 to be at +15 V.例文帳に追加

走査線ＧＬ１を＋１５Ｖにして、ｎ型ＭＯＳからなる第１、第３のＴＦＴ素子１，３をオンにして、ｐ型ＭＯＳからなる第２のＴＦＴ素子２をオフにする。 - 特許庁

When the MOS-FET_Q2 is turned on during a positive polarity period of the next N+1 period, an adding operation is performed to charge a capacitor C13 with an added voltage of the positive voltage V(N3+) of the winding voltage V(N3) and the charging voltage of the capacitor C12.例文帳に追加

次のＮ＋１周期の正極性期間において、ＭＯＳ−ＦＥＴ＿Ｑ２がオンされると、巻線電圧Ｖ（Ｎ３）の正電圧Ｖ（Ｎ３＋）とコンデンサＣ１２の充電電圧との加算電圧をコンデンサＣ１３に充電する加算動作が行われる。 - 特許庁

The group III-V nitride compound semiconductor MOS field effect transistor 1A includes the epitaxial layer 3 formed of the group III-V nitride compound semiconductor such as GaN, a couple of ohmic contact layers 8, 9 and a resurf layer 10 formed by a regrowth technology.例文帳に追加

III-Ｖ族窒化物化合物半導体ＭＯＳ型電界効果トランジスタ１Ａは、GaNなどのIII-Ｖ族窒化物化合物半導体からなるエピタキシャル層３と、再成長技術を用いてそれぞれ形成された２つのオーミックコンタクト層８，９およびリサーフ層１０とを備える。 - 特許庁

When design is executed as the thickness of the gate oxide film of the MOS transistor 1 being ≥2,000 Å and the threshold voltage being about 1.5 V at a room temperature, since the threshold voltage changes for about 0.4 V by the temperature change of 50°C, temperature detection in the circuit is made possible.例文帳に追加

ＭＯＳトランジスタ１のゲート酸化膜の厚さが２０００Å以上で、しきい値電圧が室温で１．５Ｖ程度で設計すると、５０℃の温度変化でしきい値電圧が０．４Ｖ程度変化するため、この回路での温度検出が可能となる。 - 特許庁

Circuit constant of the reference voltage generating circuit is decided so that a temperature coefficient (V/°C) of the output high voltage is equalized to a temperature coefficient of threshold voltage of a MOS switching transistor performing ON/OFF of applying high voltage for a memory transistor by giving a temperature coefficient (V/°C) to the reference voltage.例文帳に追加

前記基準電圧に温度係数（Ｖ／℃）を持たせることにより、出力高電圧の温度係数（Ｖ／℃）がメモリトランジスタへの高電圧印加をＯＮ／ＯＦＦするＭＯＳスイッチングトランジスタのしきい値電圧の温度係数（Ｖ／℃）に等しくなるように基準電圧生成回路の回路定数を決める。 - 特許庁

Then, a drain voltage whose gain is high is generated from the drain currents and the high output impedance of a constant current circuit I11, and transmitted through the emitter follower of a MOS transistor M12, and outputted from a terminal V.例文帳に追加

このドレイン電流と定電流回路Ｉ１１の高出力インピーダンスにより高利得のドレイン電圧が発生して、ＭＯＳトランジスタＭ１２のエミッタフォロアにより端子Ｖから出力される。 - 特許庁

To provide a semiconductor simulation apparatus and a semiconductor simulation method capable of calculating, with high accuracy, a gate-drain capacitance when source-drain voltage of a MOS transistor is not 0 V.例文帳に追加

ＭＯＳトランジスタのソース・ドレイン間電圧が０Ｖでない場合のゲート・ドレイン間容量を高精度に算出することができる半導体シミュレーション装置および半導体シミュレーション方法を提供する。 - 特許庁

In the noise measurement, the DC power source voltages of power source sections 5 to 7 are supplied to the gate terminals, source terminals, and substrate terminals of the MOS transistors T1, T2, and signals output from the drain terminals of the MOS transistors T1, T2 are converted into voltage signals by I-V conversion circuits 2, 3.例文帳に追加

ノイズ測定において、ＭＯＳトランジスタＴ１，Ｔ２のゲート端子、ソース端子、および基板端子に、電源部５〜７の直流電源電圧を供給し、ＭＯＳトランジスタＴ１，Ｔ２のドレイン端子からそれぞれ出力された信号をＩ−Ｖ変換回路２，３によって電圧信号に変換する。 - 特許庁

In the semiconductor integrated circuit device to which three kinds of power supply voltages are supplied, the thickness of the gate oxide film of all MOS transistors of an input/output buffer 7 operating with a power supply voltage VCC3 (approx. 1.8 V) is the same as that of a transistor suitable for use of a power supply voltage VCC 2 (approx. 3.2 V).例文帳に追加

３種類の電源電圧が供給される半導体集積回路装置において、電源電圧ＶＣＣ３（約１．８Ｖ）により動作する入出力バッファ部７のすべてのＭＯＳトランジスタのゲート酸化膜厚が、電源電圧ＶＣＣ２（約３．２Ｖ）の使用に合わせたトランジスタと同じ膜厚となっている。 - 特許庁

A V-I converter is formed of a combination of two CMOS inverter circuits, each consisting of a CMOS, a voltage control means for variably controlling the source potential of one of MOS transistors forming a CMOS, a voltage shift means for adjusting the source potential of the other MOS transistor forming the CMOS so as to remove DC offset.例文帳に追加

ＣＭＯＳと、ＣＭＯＳを成す一方のＭＯＳトランジスタのソース電位を可変に制御する電圧制御手段と、ＤＣオフセットを除去するようにＣＭＯＳを成す他方のＭＯＳトランジスタのソース電位を調整する電圧シフト手段とから成るＣＭＯＳインバータ回路を２つ組み合わせることで、Ｖ−Ｉ変換器（電圧電流変換器）を構成する。 - 特許庁

To provide a method of reducing (avoiding) Fermi level pinning (FLP) in a high mobility semiconductor compound channel such as Ge and III-V compounds (e.g. GaAs or InGaAs) in a metal oxide semiconductor (MOS) device.例文帳に追加

金属酸化物半導体（ＭＯＳ）デバイス中の、ＧｅやＩＩＩ−Ｖ化合物（例えばＧａＡｓまたはＩｎＧａＡｓ）のような高移動度半導体化合物チャネル中の、フェルミレベルピンニング（ＦＬＰ）を低減（回避）する方法の提供。 - 特許庁

To provide a normally off type MOS field effect transistor using a nitride-based group III-V compound semiconductor which has a small ohmic resistance, a small interface level and a large mobility, while requiring fewer number of steps, and to provide a manufacturing method thereof.例文帳に追加

少ない工程でオーミック抵抗が小さく、界面準位が少なく、移動度が大きい窒化物系III−Ｖ族化合物半導体を用いたノーマリオフ型のＭＯＳ電界効果トランジスタおよびその製造方法を提供することを課題とする。 - 特許庁

The microcomputer 70 turns off the MOS 25 of the V phase on the low potential side under a state that the current flow is cut off by the power relay 81 before the motor 10 is started up to discharge electric charges accumulated in the capacitor 60 to the low potential side of the battery 80 via the pull-up resistor 90.例文帳に追加

マイコン７０は、モータ１０を始動する前、電源リレー８１により前記電流の流れが遮断された状態において、Ｖ相の下ＭＯＳ２５をオンすることで、コンデンサ６０に蓄積された電荷をプルアップ抵抗９０を経由してバッテリ８０の低電位側に放電する。 - 特許庁

To provide a temperature compensation piezoelectric oscillator by avoiding a temperature compensation voltage from being a voltage at a minimum capacitance (Cmin) so as to suppress variations in a load capacitance at a high temperature in order to avoid an unstable region caused around the minimum capacitance in C-V characteristics of a MOS varactor.例文帳に追加

ＭＯＳ型バラクタのＣ−Ｖ特性における容量最小値（Ｃｍｉｎ）付近の不安定領域を回避するために、温度補償電圧が容量最小値のときの電位差にならないようにして、高温時の負荷容量変動を抑制した温度補償型圧電発振器を提供する。 - 特許庁

In a stationary current region set with the current smaller than an overcurrent, the gate drive voltage of the power MOS FET generates the voltage under 1 V between A and B which become the voltage loss of this protective circuit against overvoltage, utilizing an astable multivibrator and a transformer.例文帳に追加

過電流として設定した電流以下での定常電流領域では、パワーＭＯＳ ＦＥＴのゲート駆動電圧は、この過電流保護回路の電圧損失となるＡ，Ｂ間の１Ｖ未満の電圧を非安定マルチバイブレーターとトランスを利用した昇圧回路を利用して発生させる。 - 特許庁

To quantify an operation principle of a gate-source reverse bias drive to show a relationship between a threshold voltage and an operation voltage of an MOST (MOS transistor) thereby enabling high-speed low-voltage operation at an operation voltage of 1 V and under by using a combination of a plurality of MOSTs obtained by utilization of the principle of the reverse bias drive.例文帳に追加

ゲート−ソース逆バイアス駆動の動作原理を定量化し、ＭＯＳＴのしきい電圧と動作電圧の関係を明らかにすることにより、逆バイアス駆動の原理を活用した複数のＭＯＳＴの組み合わせを用いて、動作電圧１Ｖ以下の高速低電圧動作を可能にする。 - 特許庁

This n-channel MOS transistor includes the gate electrode pattern made of a conductive metal nitride formed on a p-type silicon active region through a gate insulating film, n-type source and drain regions formed on one side of the gate electrode pattern and on the other side respectively in the p-type silicon active region, and the conductive metal oxide contains Si and V group elements.例文帳に追加

ｎチャネルＭＯＳトランジスタは、ｐ型シリコン活性領域上にゲート絶縁膜を介して形成された導電性金属窒化物よりなるゲート電極パターンと、前記ｐ型シリコン活性領域中、前記ゲート電極パターンの一方および他方の側にそれぞれ形成されたｎ型のソースおよびドレイン領域と、を含み、前記導電性金属窒化物は、ＳｉおよびＶ族元素を含む。 - 特許庁