「"address decoding"」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The wobble signal of an optical disk 10 is supplied to an address decoding circuit 28.例文帳に追加

光ディスク１０のウォブル信号はアドレスデコード回路２８に供給される。 - 特許庁

ADDRESS DECODER, STORAGE DEVICE, PROCESSOR, AND ADDRESS DECODING METHOD FOR THE STORAGE DEVICE例文帳に追加

アドレスデコーダ，記憶装置，処理装置及び記憶装置におけるアドレスデコード方法 - 特許庁

The change of an address bus is minimized by dividing the address output or the address decoding for every several bits and performing the address output or address decoding, instantaneous power is suppressed and the unnecessary radiation noise is reduced.例文帳に追加

アドレスの出力またはアドレスデコードを数ビットごとに分割して行うことでアドレスバスの変化をできるだけ小さくし、瞬時電力を抑え不要輻射ノイズを低減する。 - 特許庁

An address decoding circuit 103 generates a/CS- DRAM signal based on ADD 0-19 signals.例文帳に追加

アドレスデコード回路１０３はＡＤＤ０〜１９信号をもとに／ＣＳ−ＤＲＡＭ信号を生成する。 - 特許庁

The row decoder of the semiconductor memory device is provided with an address decoding part and a selection signal generating part.例文帳に追加

半導体メモリ装置のローデコーダ回路は、アドレスデコーディング部及び選択信号発生部を備える。 - 特許庁

Wobble signals are detected in an optical pickup 16 and the wobble signals are demodulated in an address decoding circuit 28.例文帳に追加

光ピックアップ１６でウォブル信号を検出し、アドレスデコード回路２８でウォブル信号を復調する。 - 特許庁

An address decoding part 2 decodes address signals from the serial/parallel conversion part 1 and timing signals for use in latching.例文帳に追加

アドレスデコード部２はシリアル／パラレル変換部１からのアドレス信号及びラッチ用タイミング信号をデコードする。 - 特許庁

A land prepit (LPP) signal contained in a reproduction signal of the optical disk 10 is extracted by an address decoding circuit 28.例文帳に追加

アドレスデコード回路２８は、光ディスク１０の再生信号に含まれるランドプリピット（ＬＰＰ）信号を抽出する。 - 特許庁

An address decoding circuit 10 receives an address signal s200a to operate the two logic circuits 11, 12 having the same function, in a test.例文帳に追加

テスト時、アドレスデコード回路１０はアドレス信号ｓ２００ａを受けて、同一機能を持つ２つの論理回路１１、１２を動作させる。 - 特許庁

An extended board 200 is provided with a CPU 201 and an address decoding circuit 202 which are of the same sorts as a CPU 101 and an address decoding circuit 102 mounted on a control board 100 and a signal line 101a or the like capable of selecting which is used of two CPUs or the like at the time of maintenance or fault diagnosis.例文帳に追加

拡張ボード２００は、制御ボード１００上のＣＰＵ１０１やアドレス・デコード回路１０２と同一のＣＰＵ２０１やアドレス・デコード回路２０２を搭載し、メインテナンスや故障診断時には２つのＣＰＵ等の何れを使用するのかを選択できる信号線１０１ａ等を設ける。 - 特許庁

This nonvolatile semiconductor device is provided with a decoding means 130 in a block address decoding circuit of a row decoder of a NAND type flash memory device.例文帳に追加

本発明の不揮発性半導体記憶装置は、ＮＡＮＤ型フラッシュメモリ装置のロウデコーダにおけるブロックアドレスデコード回路にデコード手段１３０を設ける。 - 特許庁

A LPP signal included in a reproduced signal from an optical pickup 16 is threshold processed by using the threshold in an address decoding circuit 28 and extracted.例文帳に追加

光ピックアップ１６からの再生信号に含まれるＬＰＰ信号はアドレスデコード回路２８においてしきい値を用いて二値化されて抽出される。 - 特許庁

To provide a semiconductor memory device in which bank constitution of simultaneous execution operation of data rewriting and data read-out can be switched in a bank address decoding circuit.例文帳に追加

バンクアドレスデコード回路内でデータ書き換えとデータ読み出しの同時実行動作のバンク構成を切り換え可能とした半導体記憶装置を提供する。 - 特許庁

To provide a high-speed access controller capable of eliminating the influence of address decoding delay after read command input and reading a memory at a high speed.例文帳に追加

リードコマンド入力後のアドレスデコード遅延の影響をなくすことができ、高速にメモリを読み出すことができる高速アクセス制御装置を提供する。 - 特許庁

A data latch part 3 latches the data signals, which is converted into the parallel signals by the serial/ parallel conversion part 1, at the timing of latch signals decoded by the address decoding part 2.例文帳に追加

データラッチ部３はシリアル／パラレル変換部１でパラレル信号に変換されたデータ信号をアドレスデコード部２でデコードされたラッチ信号のタイミングでラッチする。 - 特許庁

A row decoder 18 receiving a row address pre-decoding signal and generating a row address decoding signal is connected to a word line driver 15 driving plural word lines WL.例文帳に追加

複数のワード線ＷＬを駆動するワード線ドライバ１５には、ロウアドレスプリデコード信号を受け、ロウアドレスデコード信号を生成するロウデコーダ１８が接続されている。 - 特許庁

In accordance with the redundancy discrimination result, a word line corresponding to a redundant row or a word line selected by address decoding operation is discharged selectively (activation state).例文帳に追加

そして、該冗長判定結果に応じて、冗長行に対応するワード線又はアドレスデコード動作により選択されたワード線を選択的にディスチャージ（活性化状態）する。 - 特許庁

A register on the side of the microcomputer being the host can be reduced by connecting an address decoding circuit 7 for designating which part of the register 4 of 144 bit for temporarily storing CD text data of 1 pack consisting of 144 bit to access and a CD text interface circuit 6 consisting of a selector circuit 8 for selecting data designated by the address decoding circuit.例文帳に追加

１４４ビット１パックのＣＤテキストデータを一時的に格納する１４４ビットのレジスタ４のどこにアクセスするかを指定するアドレスデコード回路７と、前記アドレスデコード回路で指定されたデータを選択するセレクタ回路８からなるＣＤテキストインターフェース回路６を接続することによって、ホストであるマイコン側のレジスタを削減できる。 - 特許庁

A CPU 14 once receiving the data update information of a subcoding Q data frame recognizes it, supplies the necessary address of subcoding Q data to an address decoding 15 from the updated subcoding Q data frame through an address bus 16, and supplies the decoded address to a subcoding Q data buffer part 13.例文帳に追加

ＣＤより読み込んだ信号からサブコーディングＱデータフレームを生成し、各サブコーディングＱデータ毎に読み出し可能にサブコーディングＱデータバッファに記憶させる。 - 特許庁

Upon input of the edge detection signal, a peripheral device selection part 25 captures various selection signals from an address decoding part 21 to determine which of a plurality of peripheral devices is operated.例文帳に追加

周辺デバイス選択部２５は、エッジ検出信号の入力に伴って、アドレスデコード部２１から各種セレクト信号を入力し、複数の周辺デバイスのいずれを動作させるかを判断する。 - 特許庁

On the recording medium of the second version, address decoding is inhibited in the non-compatible reproducing device (e.g., reproducing device manufactured to be compatible only with the recording medium of a first version).例文帳に追加

この第２のバージョンの記録媒体は、非対応の再生装置（例えば第１のバージョンの記録媒体のみに対応して製造された再生装置）では、アドレスデコードができないものとなる。 - 特許庁

An opening is formed at a predetermined intersection point and a diode is formed at the opening to constitute a logic circuit for row address decoding having one-side terminals of diodes arranged on one address electrode line in parallel.例文帳に追加

所定の交叉点に開口部を設けることによって、開口部にダイオードを形成し、一本のアドレス電極ライン上にダイオードの一方の端子を並列に配置した行アドレスデコード用の論理回路を構成する。 - 特許庁

A signal of one bit specified selectively and in a non-volatile state out of the address decoding signals AD0-ADn is transmitted to a gate of the discriminating transistor 230 through any of address setting fuses 225-1 to 225-n.例文帳に追加

判定トランジスタ２３０のゲートには、アドレス設定ヒューズ２２５−１〜２２５−ｎのいずれかを介して、アドレスデコード信号ＡＤ０〜ＡＤｎのうちの選択的かつ不揮発的に指定された１ビットの信号が伝達される。 - 特許庁

Therefore, as decoding a row address and a column address is started from a time at which a clock is L, at the time of rise of a row address and a column address, decoding can be finished, an operation clock period can be shortened, and read/write can be performed at high speed.例文帳に追加

これにより、クロックがＬの時より、行アドレス及び列アドレスのデコードを開始するため、各動作クロックサイクルの立ち上がりには、デコードを終了でき、動作クロック周期が短くでき、リード・ライトを高速に行うことができる。 - 特許庁

This memory controller 10 consists of a bus I/F 12, an address decoding part 14, a buffer writing controlling part 16, a buffer A 18, a buffer B 20, a memory reading request controlling part 22, a memory controlling part 24 and a memory 26.例文帳に追加

メモリ制御装置１０は、メモリ制御装置１０は、バスＩ／Ｆ１２、アドレスデコード部１４、バッファ書き込み制御部１６、バッファＡ１８、バッファＢ２０、メモリ読み出し要求制御部２２、メモリ制御部２４、及びメモリ２６で構成されている。 - 特許庁

Error correction-coded address information is recorded on a recording medium of a second version, and the address information is deformed to be recorded so as to disable address decoding in a reproducing device not compatible with the recording medium of the second version.例文帳に追加

第２のバージョンの記録媒体には、エラー訂正符号化されたアドレス情報が、第２のバージョンの記録媒体に非対応の再生装置ではアドレス復号が不能となるように変形処理されて記録されるようにする。 - 特許庁

By providing cutting sections at prescribed crossing points of the address electrode lines, MOS type transistors are realized at the cutting sections, and a row address decoding logic circuit, in which MOS type transistors are arranged in serial on a single address electrode line, is constituted.例文帳に追加

アドレス電極ラインの所定の交叉点に切断部を設けることによって、該切断部にＭＯＳ型トランジスタを実現し、一本のアドレス電極ライン上にＭＯＳ型トランジスタを直列に配置した行アドレスデコード用の論理回路を構成する。 - 特許庁

When the border closing for recording the predetermined data on a border out area is executed after the data are recorded, a system controller 32 instructs the address decoding circuit 28 so as to temporarily increase the threshold for detecting the land prepit (LPP) signal.例文帳に追加

データを記録した後にそのボーダアウト領域に所定のデータを記録するボーダクローズを実行する際に、システムコントローラ３２は、アドレスデコード回路２８に指令してランドプリピット（ＬＰＰ）信号を検出するためのしきい値を一時的に増大させる。 - 特許庁

The address decoding circuit 28 operates exclusive OR of binarized wobble signal and a reference clock signal generated by a PLL circuit from the wobble signal, and calculates a ratio in which the exclusive OR becomes 1 for each half period of the reference clock signal.例文帳に追加

アドレスデコード回路２８は、２値化されたウォブル信号と、ウォブル信号からＰＬＬ回路で生成された基準クロック信号との排他的論理和を演算し、基準クロック信号の半周期毎に排他的論理和が１となる比率を算出する。 - 特許庁

To accomplish this, the memory is partitioned into multiple segments using address decoding such that a single ADC can use all of the segments for histogram data collection, while multiple ADCs can each use one of the segments for histogram data collection.例文帳に追加

これを達成するべく、アドレスデコードの利用によりメモリが多数のセグメントにパーティションされ、これによりヒストグラムデータ収集向けのセグメント全てを単一のＡＤＣが利用でき、同時に多数のＡＤＣ各々がヒストグラムデータ収集向けの１セグメントを利用できる。 - 特許庁

The selection signal generating part electrically breaks a path between a boosted voltage node and an output node and a path between the boosted voltage node and a ground voltage node when an enable signal output from the address decoding part is deactivated.例文帳に追加

選択信号発生部は、アドレスデコーディング部から出力されるイネーブル信号が非活性状態である時、昇圧電圧ノードと出力ノードとの間の経路を電気的に遮断して昇圧電圧ノードと接地電圧ノードとの間の経路を電気的に遮断する。 - 特許庁

Register access from a CPU (system control microcomputer part) 110 to an LSB 125a in the control register 125 is made, and an access address to the LSB 125a is decoded by an address decoding part 111, and an access control signal is issued to the entire control register 125.例文帳に追加

ＣＰＵ（システム制御マイコン部）１１０から制御レジスタ１２５内のＬＳＢ１２５ａに対してレジスタアクセスを行い、アドレスデコード部１１１において、前記ＬＳＢ１２５ａへのアクセスアドレスをデコードして、前記制御レジスタ１２５の全体に対してアクセス制御信号を発行する。 - 特許庁

With respect to the semiconductor integrated circuit incorporating a data cache and the at-speed test method thereof, decoding is executed without considering fixed bits to map a plurality of addresses of the data cache to one address of a on-chip memory per prescribed address unit when address decoding of the data cache is performed.例文帳に追加

ここに開示されたデータキャッシュが内蔵した半導体集積回路およびそれの実速度テスト方法は、データキャッシュのアドレスデコーディング時、一定ビットを考慮しなくデコーディングを実行して、データキャッシュの複数個のアドレスを所定のアドレス単位ごとにオンチップメモリの一つのアドレスにマッピングさせる。 - 特許庁

An address replacement discriminating circuit 100 comprises a node 110 outputting a spare enable-signal SE activating a spare memory cell, regular fuses 120-1 to 120-n provided corresponding respectively to each bit of address decoding signals AD0-ADn, and a spare fuse 150 replacing a regular fuse in which defect is caused.例文帳に追加

アドレス置換判定回路１００は、予備メモリセルを活性化するスペアイネーブル信号ＳＥを出力するノード１１０と、アドレスデコード信号ＡＤ０〜ＡＤｎの各ビットにそれぞれ対応して設けられる正規ヒューズ１２０−１〜１２０−ｎと、欠陥が生じた正規ヒューズを置換するためのスペアヒューズ１５０を含む。 - 特許庁

The emulation circuit is provided with a data register circuit 22, a decoded address register circuit 23 and a status register circuit 24 to be accessed from the LSI test program(TP) and from an emulation program(EP) separately from the LSI test program and equivalent to a register of an LSI, an address decoding circuit 21, a timer circuit 26, and first and second interruption circuits 25, 27.例文帳に追加

ＬＳＩテストプログラム（ＴＰ）およびこれとは別にエミュレーションプログラム（ＥＰ）からそれぞれアクセスできる、ＬＳＩのレジスタに相当するデータレジスタ回路２２、デコードアドレスレジスタ回路２３およびステータスレジスタ回路２４と、アドレスデコード回路２１と、タイマー回路２６と、第１および第２割り込み回路２５、２７とを備えている。 - 特許庁

To provide a method and a system used for accessing a designated cache line by using previously decoded base address offset bits stored with a register file, which eliminate the need to execute entire address decoding in a cache access path and replace an address generation adder multiple logic with a single-level rotation device/multiplexer logic.例文帳に追加

レジスタファイルによって格納された、以前に復号されたベースアドレスオフセットビットを用いて、指定されたキャッシュラインにアクセスし、キャッシュアクセス経路において全アドレス復号を実行する必要性を無くし、アドレス発生加算器の多レベル論理を単一レベルの回転装置／マルチプレクサ論理によって置換するための方法およびシステムを提供する。 - 特許庁

The semiconductor memory device includes: an enable signal-generating part which generates a first enable signal for receiving a plurality of address decoding signals and selecting a first cell block and a second enable signal for selecting a second cell block; and an internal voltage-generating part 2 which determines whether first power supply is applied by the first or second enable signal to generate an internal voltage.例文帳に追加

複数のアドレスデコーディング信号を受信して第１セルブロックを選択するための第１イネーブル信号と第２セルブロックを選択するための第２イネーブル信号とを生成するイネーブル信号生成部と、第１又は第２イネーブル信号によって第１電源を供給する否かを決定し、内部電圧を生成する内部電圧生成部と、を含む。 - 特許庁

Thus, address decoding itself is not performed, the consumption current and the peak current are suppressed, and the effects of power saving and low unwanted radiation noise are obtained.例文帳に追加

実使用時にアクセスが頻発するレジスタ群にアクセスする際に、専用に設けられた特殊アクセス有効信号を用い、直接レジスタ指定でアクセスし、同時に通常のアドレスデコードの動作停止またはアドレスバスの出力停止を行なうことによって、アドレスデコード自体を行なわず、消費電流、ピーク電流を抑え、省電力、低不要輻射ノイズの効果が得られる。 - 特許庁

This device is a semiconductor memory consisting of a plurality of memory cells arranged along a row and a column, word lines connected to all rows are pre-charged (standby state) based on specification of a row address externally specified, that is, activation of address buffer output, simultaneously, redundancy discrimination operation and address decoding operation are started in parallel.例文帳に追加

本発明の半導体記憶装置は、行及び列に沿って配列された複数のメモリセルからなる半導体記憶装置であり、外部から指定される行アドレスの指定、即ちアドレスバッファ出力の活性化を契機として、全ての行に接続されるワード線をプリチャージ（待機状態）し、同時に冗長判定動作とアドレスデコード動作を並行して開始する。 - 特許庁