「"cache controller"」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The cache controller has a cache directory for managing the allocation of storage areas on the cache and a monitor for maintaining information on the loads and performances of the storage and the cache.例文帳に追加

キャッシュコントローラは、キャッシュ上の記憶領域割当を管理するキャッシュディレクトリと、ストレージとキャッシュの負荷とパフォーマンスの情報を維持するモニタとを備える。 - 特許庁

To prevent a halt of a CPU in a cache controller for controlling data writing from a plurality of channel adapters to a cache memory, and reduce a processing load on the CPU.例文帳に追加

複数のチャネルアダプタからキャッシュメモリへのデータの書き込みを制御するキャッシュコントローラ内のＣＰＵの停止を防止するとともに、このＣＰＵの処理負荷を低減すること。 - 特許庁

To provide a cache controller that reduces memory fetch latency and guarantees the order of a fetch and a write instruction to the same address.例文帳に追加

メモリフェッチのレイテンシを短縮することができるとともに、同一アドレスに対するフェッチと書き込み命令との順序を保障するキャッシュ制御装置を提供する。 - 特許庁

The cache controller 27 of a local disk system 10 stores, on receipt of a data writing request from a host computer 1, data in a local disk on a disk device group 30.例文帳に追加

ローカルディスクシステム１０のキャッシュコントローラ２７は、ホストコンピュータ１からデータ書込み要求を受信すると、ディスク装置群３０上のローカルディスクにデータを記憶する。 - 特許庁

The cache controller 11 obtains the requested data related to each read request from among data items stored in the disk storage medium K according to the order of serialized read requests.例文帳に追加

キャッシュコントローラ１１は、シリアライズされた読取要求の順序に従って、読取要求に係る要求データを、ディスク記憶媒体Ｋに記憶されたデータの中から取得する。 - 特許庁

A restraint instruction counting part 48 counts the number of times of restraint instructions given by the cache controller 70 to the read requests and informs a restraint control part 49 of the number of the times of restraint instructions.例文帳に追加

抑制指示カウント部４８は、キャッシュコントローラ７０からリード要求の抑制指示が出された回数をカウントし、抑制指示回数を抑制制御部４９へ通知する。 - 特許庁

In the case of DMA transfer, a cache controller 2 discriminates whether the latest data (dirty date) of a transfer source area stored in a memory 3 are held in a cache or not.例文帳に追加

ＤＭＡ転送の際に、キャッシュコントローラ２は、メモリ３に記憶された転送元領域の最新データ（ダーティ・データ）がキャッシュに保持されているかどうかを判定する。 - 特許庁

A cache controller 18 expresses the state of data blocks in six states newly adding write enable W to invalid I, shared S, exclusive E, modify M and sharing change O.例文帳に追加

キャッシュコントローラ１８は、データブロックの状態を、無効Ｉ、共有Ｓ、排他系Ｅ、変更Ｍ、共有変更Ｏに新たに書込可能Ｗを加えた６状態で表現する。 - 特許庁

Additionally, the cache controller is composed so that at least one memory request is made to be bypassed the cache memory by processing cache activity information.例文帳に追加

追加的には、キャッシュ活動情報を処理することによって、少なくとも１つの前記メモリリクエストが、前記キャッシュメモリをバイパスさせられるように、前記キャッシュコントローラが構成される。 - 特許庁

A RAID controller 14 receives unit readout data including update records updated by a cache controller 12 from the cache controller 12, the RAID controller 14 determines whether the unit readout data is merge-interpolated, and reads out the data corresponding to the unit readout data from the disk unit 2 when the unit readout data is determined to be merge-interpolated.例文帳に追加

ＲＡＩＤコントローラ１４が、キャッシュコントローラ１２が更新した更新レコードを含む単位読み出しデータをキャッシュコントローラ１２から受信し、ＲＡＩＤコントローラ１４が、単位読み出しデータをマージ補間するかを判断し、単位読み出しデータをマージ補間すると判断した場合に、単位読み出しデータに対応するデータをディスク装置２から読み出す。 - 特許庁

In between reading cycles, a cache controller of the cache checks the parity bit in regard to a tag entry, and if a hit is displayed, it checks a parity bit in regard to a corresponding data storage entry.例文帳に追加

読取りサイクルの間に、キャッシュのキャッシュコントローラは、タグエントリについてパリティビットをチェックし、ヒットが表示されると、対応するデータ記憶装置エントリについてパリティビットをチェックする。 - 特許庁

This information processor has: a first processor core 10; the cache memory 13; a cache controller 11 controlling access to the cache memory; and a selector 12 connecting the cache memory to the controller 11 or a bus 40.例文帳に追加

第１のプロセッサコア１０と、キャッシュメモリ１３と、キャッシュメモリへのアクセスを制御するキャッシュコントローラ１１と、キャッシュメモリをコントローラ１１又はバス４０に接続するセレクタ１２とを備える。 - 特許庁

A cache controller 12 located between a CPU 10 and an SDRAM 11 is provided with a plurality of cache memories (FiFO_1, FiFO_2) corresponding to the plurality of programs of the SDRAM 11.例文帳に追加

ＣＰＵ１０とＳＤＲＡＭ１１との間にあるキャッシュ・コントローラ１２に、ＳＤＲＡＭ１１の複数のプログラムにそれぞれ対応する複数のキャッシュメモリ（ＦｉＦＯ＿１、ＦｉＦＯ＿２）を設ける。 - 特許庁

The cache controller also comprises identification circuitry operable in response to the streaming preload instruction to identify one or more cache lines of the cache memory for preferential use.例文帳に追加

該キャッシュコントローラはまた、優先的な再利用のために、該キャッシュメモリの１つ以上のキャッシュラインを識別するように、該ストリーミングプレロード命令に応じて動作可能な識別回路を備える。 - 特許庁

To generate one or plural prefetch requests related to arbitrary address direction and arbitrary stride width by a cache controller itself on the basis of an access request issued from a processor to a main memory.例文帳に追加

キャッシュコントローラが自ら、プロセッサから主記憶に対して発行するアクセス要求を基に任意のアドレス方向、任意のストライド幅の一つあるいは複数のプリフェッチ要求を生成する。 - 特許庁

The cache storage device 10 has a cache memory 11 and a cache controller 12 for controlling the operation of the cache memory 11 with the access of data from a CPU 3 to a data holding device 9.例文帳に追加

キャッシュ記憶装置１０は、キャッシュメモリ１１と、ＣＰＵ３からデータ保持装置９へのデータのアクセスに伴うキャッシュメモリ１１の動作を制御するキャッシュ制御装置１２とを有している。 - 特許庁

An instruction cache controller 213 connected with a cache memory generates a cache access for invalidating the designated cache block in response to the reception of the buffered address from the ICBI address buffer.例文帳に追加

キャッシュメモリに結合された命令キャッシュコントローラ（２１３）は、ＩＣＢＩアドレスバッファからのバッファされたアドレスの受け取りに応答して、指定されたキャッシュブロックを無効化するためにキャッシュアクセスを生成する。 - 特許庁

Then the data and the CRC code are transferred to respective devices in the order of the cache controller 122 → a cache memory 123 → the controller 122 → an HDD-IF 124 → an HDD 125 and CRC check is performed in each device.例文帳に追加

以下、キャッシュコントローラ１２２→キャッシュメモリ１２３→キャッシュコントローラ１２２→ＨＤＤ−ＩＦ１２４→ＨＤＤ１２５の順に、データ及びＣＲＣ符号が各デバイス間を転送され、その都度各デバイスでＣＲＣチェックが行われる。 - 特許庁

The host IF 121 performs CRC check based on the data and the CRC code, and when there is no error, the data and the CRC code are respectively transferred to a cache controller 122 respectively through a data transfer bus 14 and a CRC bus 15.例文帳に追加

ホストＩＦ１２１は、データとＣＲＣ符号に基づくＣＲＣチェックを行い、エラーがなければデータはデータ転送用バス１４により、ＣＲＣ符号はＣＲＣバス１５によりキャッシュコントローラ１２２に転送する。 - 特許庁

A cache controller is provided with a way control part correspondingly to each way of a cache memory, and each way control part is provided with an access cycle storage part 151, a count value storage part 152 and a counter part 153 correspondingly to each entry in the way.例文帳に追加

キャッシュメモリのウェイ毎に対応してウェイ制御部を設け、各ウェイ制御部には、ウェイ内の各エントリに対応してアクセスサイクル数保持部１５１、カウント値保持部１５２及びカウンタ部１５３を設ける。 - 特許庁

A cache controller is also provided, which comprises preload circuitry operable in response to streaming preload instructions received at the processor so as to store data values from a main memory into one or more cache lines of the cache memory.例文帳に追加

キャッシュコントローラもまた提供され、主メモリから該キャッシュメモリの１つ以上のキャッシュラインにデータ値を格納するように、該プロセッサで受信されるストリーミングプレロード命令に応じて動作可能なプレロード回路を備える。 - 特許庁

A plurality of host computers 101 and 102 and secondary storage devices 110 and 120 are connected with one another through a switch 103, and a cache memory 107 having a cache controller 104 common to the secondary storage devices is connected to the switch in parallel with the second storage devices.例文帳に追加

複数のホストコンピュータ101,102と２次記憶装置110,120はスイッチ103を介して接続され、２次記憶装置に共通のキャッシュコントローラ104を備えるキャッシュメモリ107が２次記憶装置と並列にスイッチに接続される。 - 特許庁

On the basis of an SCSI message 20 sent from an SCSI adapter 6 through an SCSI bus 7, the cache controller 12 can switch the control mode of discharging operation of data held in the cache memory 11 for each of data.例文帳に追加

キャッシュ制御装置１２は、ＳＣＳＩアダプタ６からＳＣＳＩバス７を介して送られてきたＳＣＳＩメッセージ２０に基づいて、キャッシュメモリ１１で保持されるデータの追い出し動作の制御モードをデータごとに切り替えることができる。 - 特許庁

Program instructions executed by the processors 4, 6 control a cache controller 26 to modify the control data associated with the cached data while the control data remains stored in the cache memory 14 and remains valid.例文帳に追加

プロセッサ４、６によって実行されるプログラム命令は、キャッシュされたデータと関連付けられた制御データがキャッシュメモリ１４の中に格納された状態を維持すると共に有効な状態を維持したままで、該制御データを修正するように、キャッシュコントローラ２６を制御する。 - 特許庁

A first local cache controller associated with a first local cache of a first processor detects occurrence of false sharing of a first cache line by a second processor running a program code and allows the false sharing of the first cache line by the second processor.例文帳に追加

第１プロセッサの第１ローカル・キャッシュに関連する第１ローカル・キャッシュ・コントローラは、プログラム・コードを実行中の第２プロセッサによる第１キャッシュ・ラインの偽共有（false sharing）の発生を検出し且つ第２プロセッサによる第１キャッシュ・ラインの偽共有を許可する。 - 特許庁

A cache controller 300 stores the address of the operand data into an operand cache 400 with respect to an instruction that locally accesses the operand data and looks ahead the load address of operand data to be next accessed with respect to a load instruction that nonlocally accesses the operand data.例文帳に追加

キャッシュ制御装置３００は、局所的にオペランドデータにアクセスする命令については前記オペランドデータのアドレスをオペランドキャッシュ４００に格納し、オペランドデータを非局所的にアクセスするロード命令については次回アクセスされるオペランドデータのロードアドレスを先読みする。 - 特許庁

A viewer 203 and a renderer 204 read and display the header data to render a table of contents, and a data controller 201 and a cache controller 202 pre-fetch the text data corresponding to the header data read in parallel with the rendering of the table of contents.例文帳に追加

そして、見出しデータを読み出すと共に表示して目次を描画するビューア２０３及びレンダラー２０４、目次の描画と並行し、読み出された見出しデータに対応する本文データを先読みするデータコントローラ２０１及びキャッシュコントローラ２０２を設ける。 - 特許庁

If the writing destination of the data belongs to the area specified by the resisters R1, R2, the data and the address corresponding thereto are transferred to other cache controller 125-2 by an inter-cache communication controller 125c and written into a cache memory 124-2 by the controller 125-2.例文帳に追加

このデータの書き込み先がレジスタＲ１，Ｒ２の指定する領域に属している場合、そのデータ及び対応するアドレスがキャッシュ間通信コントローラ１２５ｃにより他のキャッシュコントローラ１２５−２に転送されて、当該コントローラ１２５−２によりキャッシュメモリ１２４−２に書き込まれる。 - 特許庁

To provide a hit/miss determination method and device for a cache controller that can reduce a table size by using a cache management table as a basis and by dividing and dynamically managing the table.例文帳に追加

本発明はキャッシュ制御装置のヒット／ミス判定方法及び装置に関し、キャッシュ管理テーブルを基本とし、テーブルを分割・動的に管理することで、テーブルサイズを小さくすることができるキャッシュ制御装置のヒット／ミス判定方法及び装置を提供することを目的としている。 - 特許庁

A cache controller 121 sets, each time power supply capacity information is obtained, a size of a permitted area in which the writing of dirty data is permitted and a size of an inhibited area in which the writing of the dirty data is inhibited in a cache memory 13, according to the power supply capacity information.例文帳に追加

キャッシュコントローラ１２１が、電力供給能力情報の取得の都度に、電力供給能力情報に応じて、キャッシュメモリ１３における、ダーティデータの書き込みが許容された許容領域のサイズと、ダーティデータの書き込みが禁止された禁止領域のサイズとを定める。 - 特許庁

If it is determined that an access from a master meets a condition of an invalidation range setting unit 121, a cache controller 110 forcibly resets a VALID flag 113 of a corresponding address in a tag memory 111 through an invalidation determination circuit 120 and a tag memory modification unit 122.例文帳に追加

マスタからのアクセスが無効化範囲設定部１２１の条件に合致すると判定された場合、キャッシュコントローラ１１０は、無効化判定回路１２０及びタグメモリ改変部１２２により、タグメモリ１１１内の該当するアドレスのＶＡＬＩＤフラグ１１３を強制的にリセットする。 - 特許庁

To improve performance of a disk unit by automatically securing a large continuous empty region in a cache buffer and eliminating a standby for data writing due to a small empty region, in regard to a cache controller of the disk unit provided with the cache buffer.例文帳に追加

本発明は、キャッシュバッファを設けたディスク装置のキャッシュ制御装置に関し、キャッシュバッファ中にサイズの大きな連続した空領域を予め自動的に確保し、空領域のサイズが小さいことによるデータライトのための待機をなくし、ディスク装置の性能向上を図ることを目的とする。 - 特許庁

A state information notice part 47 acquires the measured values of throughput from a throughtput measurement part 46 when a response time monitored in a response time monitoring part 45 exceeds a prescribed time, and informs the cache controller 70 of information on a response time delay and information on bus states.例文帳に追加

状態情報通知部４７は、応答時間監視部４５において監視される応答時間が所定時間を超過すると、スループット計測部４６からスループットの計測値を取得し、応答時間遅延の情報およびバスの状態情報をキャッシュコントローラ７０へ通知する。 - 特許庁

In a processor module on the receiving side, a cache controller detects that the header is rewritten, reads communication data stored in the buffer corresponding to the address information stored in the header, stores the address information in a new cache tag, stores the communication data in a cache block, and then interrupts the processor.例文帳に追加

受信側のプロセッサモジュールでは、キャッシュコントローラが、ヘッダが書き換えられたことを検出して、ヘッダに格納されたアドレス情報に対応するバッファに格納されている通信データをリードし、アドレス情報を新たなキャッシュタグに格納するとともに、通信データをキャッシュブロックに格納した後、プロセッサに割込みをかける。 - 特許庁

The problems are solved by a system that is used in the three-dimensional computer graphics and includes an initial vertex buffer store (Primary Vertex Cache Store, PVC), a vertex processing unit (VPU), a secondary vertex cache store (SVC), a primitive engine (PE), a fixed primitive assembly (FPA) and a vertex cache controller (VCC), or the like.例文帳に追加

上記課題は，３次元コンピュータグラフィックスに用いられるシステムであって，初期頂点バッファストア（Primary Vertex Cache Store, ＰＶＣ）と，頂点プロセッシングユニット（ＶＰＵ）と，第2の頂点キャッシュストア（ＳＶＣ）と，プリミティブエンジン（ＰＥ）と，固定プリミティブアセンブリ（ＦＰＡ）と，頂点キャッシュ制御装置（ＶＣＣ）とを具備するシステムなどにより解決される。 - 特許庁

This cache controller prefetching an instruction code from a memory and storing it into the cache has: an address output part outputting a prefetch address corresponding to a comparison address when an instruction fetch address from a processor accords with the comparison address; and a load control part loading the instruction code to the cache from the outputted prefetch address of the memory.例文帳に追加

命令コードをメモリからプリフェッチしてキャッシュに格納させるキャッシュコントローラであって、プロセッサから命令フェッチアドレスが比較アドレスに一致したときには、比較アドレスに対応するプリフェッチアドレスを出力するアドレス出力部と、出力されたメモリのプリフェッチアドレスからキャッシュに命令コードをロードするロード制御部と、を有することを特徴とするキャッシュコントローラ。 - 特許庁

A memory controller M2C determines hit or miss for an input address given from a central information processing unit CPU through a primary cache controller M1C by referring to a cache tag memory TM2-1 and a saving tag memory TM2-2, and accesses M2 when either or both of TM2-1 and TM2-2 are hit.例文帳に追加

中央情報処理装置ＣＰＵから１次キャッシュコントローラＭ１Ｃを介して与えられた入力アドレスに対して、メモリコントローラＭ２Ｃは、キャッシュ用のタグメモリＴＭ２−１と救済用のタグメモリＴＭ２−２とを参照することでヒット又はミスを判定し、ＴＭ２−１とＴＭ２−２のいずれか又は両方がヒットした場合にＭ２をアクセスする。 - 特許庁

In a descriptor cache controller 107, a descriptor gather list is constituted virtually from analysis by tracking automatically a descriptor chain on a host memory from a descriptor notified by the host, and part of the virtual descriptor gather list is referred to, as a receive descriptor cache window, a transmission descriptor cache window, and a receive accomplishment descriptor cache window.例文帳に追加

デスクリプタ・キャッシュ・コントローラ１０７は、ホストより通知されたデスクリプタからホスト・メモリ上のデスクリプタ・チェーンを自動的に辿って解析することによりデスクリプタ・ギャザー・リストを仮想的に構築し、該仮想デスクリプタ・ギャザー・リストの一部を受信デスクリプタ・キャッシュ・ウィンドウ，送信デスクリプタ・キャッシュ・ウィンドウ，および受信完了デスクリプタ・キャッシュ・ウィンドウとして参照させる。 - 特許庁

In a disk drive 1 having a cache controller 11 that performs cache control using a buffer memory 20 divided into segments and managed, sequential hit test is executed on each segment in accordance with the requested access range designated by a read or write command coming from a host system 30, and the hit upper-limit LBA set for each segment is updated when a mishit occurs.例文帳に追加

セグメントに分割して管理するバッファメモリ２０を使用したキャッシュ制御を実行するキャッシュコントローラ１１を有するディスクドライブ１において、ホストシステム３０からのリード又はライトのコマンドによる要求アクセス範囲に応じて、セグメント毎にシーケンシャルヒット判定を実行し、ミスヒットの場合にセグメント毎に設定されたヒット上限ＬＢＡを更新する構成である。 - 特許庁

A cache controller includes a hit rate acquisition means for determining whether programs requested by a processor have been prefetched to a cache memory to acquire a hit rate, and a prefetch control means for specifying a program requested by the processor when the hit rate falls below a predetermined threshold and prefetching the program to the cache memory before the next period when the hit rate is expected to fall below the predetermined threshold.例文帳に追加

キャッシュ制御装置において、プロセッサによる要求プログラムが、キャッシュメモリにプリフェッチされているかどうかを判定し、ヒット率を取得するヒット率取得手段と、該ヒット率が所定の閾値を下回った際に前記プロセッサが要求したプログラムを特定し、該プログラムをヒット率が前記所定の閾値を下回る次の推定周期より前に、前記キャッシュメモリにプリフェッチするプリフェッチ制御手段とを有する。 - 特許庁