「ゲート電極間」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

MOSFET３のドレイン電極とMOSFET１のゲート電極との間には、トランジスタ４が介挿されている。例文帳に追加

A transistor(TR) 4 is inserted between the drain electrode of the MOSFET 3 and the gate electrode of the MOSFET 1. - 特許庁

ゲート電極／ドレイン電極間の寄生容量の変動が小さいＡＭ基板を提供する。例文帳に追加

To provide an AM substrate having small variations in the parasitic capacitance between gate and drain electrodes. - 特許庁

ＦＥＴ１のドレイン電極とゲート電極との間に帰還回路５が接続される。例文帳に追加

The feedback circuit 5 is connected between a drain electrode and a gate electrode of a FET 1. - 特許庁

シールド部は、ゲート電極とドレイン電極との間に配置され、第１の方向に延在する。例文帳に追加

The shielding part is provided between the gate electrode and the drain electrode, extending in the first direction. - 特許庁

第２のゲート電極９は電極間絶縁膜８の表面を覆って設けられている。例文帳に追加

The second gate electrode 9 is formed covering the surface of the insulating film 8 among electrodes. - 特許庁

電極間絶縁膜８は第１のゲート電極３の表面を覆って設けられている。例文帳に追加

The insulating film 8 among electrodes is formed over the surface of the first gate electrode 3. - 特許庁

電極間絶縁膜１６は、セル領域の浮遊ゲート電極膜１３上に形成されている。例文帳に追加

An inter-electrode insulating film 16 is formed on the floating gate electrode film 13 in the cell region. - 特許庁

このとき、ゲート電極とソース電極との間に介在されたチャンネル層は部分的に除去される。例文帳に追加

Then, a channel layer formed between the gate electrode and the source electrode is partially removed. - 特許庁

ゲート電極とソース／ドレイン電極間で電気的短絡を起こし難いＭＩＳトランジスタを得る。例文帳に追加

To obtain an MIS transistor which hardly generates electrical short circuit between a gate electrode and a source/drain electrode. - 特許庁

ゲート電極とドレイン電極の間に生じる寄生容量による影響を減らす。例文帳に追加

To reduce influence exerted by a parasitic capacitance generating between a gate electrode and a drain electrode. - 特許庁

少なくとも隣接する各第１ゲート電極間１０４における第２窒化膜１０６上に複数の第２ゲート電極１０７が形成されている。例文帳に追加

A plurality of second gate electrodes 107 are formed on the second nitride film 106 between at least adjacent first gate electrodes 104. - 特許庁

熱酸化により、ゲート電極の間の領域に形成されたゲート電極の一部が熱酸化膜に置換される。例文帳に追加

By thermal oxidation, a part of the gate electrodes formed in the region between the gate electrodes is replaced by a thermal oxidation film. - 特許庁

少なくとも隣接する各第１ゲート電極１０４間における第２窒化膜１０７上に複数の第２ゲート電極１０８が形成されている。例文帳に追加

A plurality of second gate electrodes 108 are formed on the second nitride film 107 between at least the adjacent first gate electrodes 104. - 特許庁

ゲート電極は共に櫛状であるので、レジスト除去液が隣接するゲート電極間に十分滲入するのでリフトオフが容易となる。例文帳に追加

Since both gate electrodes are interdigital, resist removing liquid enters between adjacent gate electrodes sufficiently and lift-off is facilitated. - 特許庁

ゲート電極形成時にはレジスト除去液が隣接するゲート電極間に十分滲入するのでリフトオフが容易となる。例文帳に追加

Since resist removing liquid enters between adjacent gate electrodes sufficiently during formation of the gate electrode, lift-off is facilitated. - 特許庁

不揮発性半導体記憶装置のフローティングゲート電極とコントロールゲート電極間のカップリング比を向上させる。例文帳に追加

To improve coupling between a floating gate electrode and a control gate electrode of a non-volatile semiconductor memory device. - 特許庁

次に、ソース／ドレイン電極５間におけるゲート絶縁膜７上にゲート電極９をパターン形成する。例文帳に追加

Then, a gate electrode 9 is subjected to pattern formation on the gate insulating film 7 between the source/drain electrodes 5. - 特許庁

ゲート電極そのものの縮小化、および、ゲート電極同士の間の狭小化を図ることによって、半導体装置の微細化を図る。例文帳に追加

To fine a semiconductor device by a method, wherein a gate electrode itself is reduced, and a space between the gate electrodes is narrowed. - 特許庁

第１領域の基板上に第１ゲート電極が配置され、第１ゲート電極と基板との間に多層電荷貯蔵層が介在される。例文帳に追加

A first gate electrode is disposed on the first region of the substrate, and a multilayer charge storing layer is provided between a first gate electrode and the substrate. - 特許庁

ゲート電極の寸法精度および高さを保ちつつ、ゲート電極間のリーク電流の発生を抑える。例文帳に追加

To suppress leakage currents between the gate electrodes of a semiconductor device, while maintaining the dimensional precision and heights of the electrodes. - 特許庁

モノトランジスタモデルでは、ゲート絶縁膜容量がゲート電極とソース電極との間に接続されている。例文帳に追加

In the mono-transistor model, the gate insulation film capacitor is connected between a gate electrode and a source electrode. - 特許庁

ゲート電極と半導体薄膜との間の仕事関数差を小さくし、且つ、ゲート電極の抵抗を小さくする。例文帳に追加

To minimize a difference in the work function between a gate electrode and a semiconductor film and reduce the resistance of the gate electrode. - 特許庁

そして、カソード膜２０上にゲート酸化膜１６、ゲート電極１７、層間絶縁膜１８、金属カソード電極１９を順次形成する。例文帳に追加

Furthermore, a gate oxide film 16, a gate electrode 17, an inter-layer insulating film 18 and a metal cathode electrode 19 are sequentially formed on the cathode film 20. - 特許庁

埋め込み型ゲート電極を有するＭＩＳＦＥＴの製造方法において、ゲート電極とソース／ドレイン間の寄生容量を抑制する。例文帳に追加

To suppress parasitic capacitance between a gate electrode and a source/drain, in the manufacture of a MISFET having an embedded gate electrode. - 特許庁

そして、熱酸化によって第１ゲート電極上に層間絶縁膜１０８を形成した後、第２ゲート電極を形成する。例文帳に追加

Subsequently, an interlayer insulating film 108 is formed on the first gate electrode by thermal oxidation and a second gate electrode is formed. - 特許庁

金属膜３５はダミーゲート電極３２に接するが、ゲート電極３１ｂとは、間に絶縁膜３３が介在して接しない。例文帳に追加

The metal film 35 is contacted with the dummy gate electrode 32, but not contacted with the gate electrode 31b with the insulating film 33 disposed therebetween. - 特許庁

隣り合う第１のゲート電極間の短絡を防止しつつ構成した構造において、第２のゲート電極の高抵抗化を抑制する。例文帳に追加

To prevent resistance of a second gate electrode from increasing in a structure constituted to prevent short-circuiting between adjacent first gate electrodes. - 特許庁

また、ゲート電極２０は平板型であるため、ゲート電極２０とＣＮＴ陰極５間のギャップの大きさのバラツキは抑えられている。例文帳に追加

Moreover, since the gate electrode 20 is the flat plate type, the variation of the gap sizes between the gate electrode 20 and the CNT cathodes 5 is suppressed. - 特許庁

第１ゲート電極ＴＸ１は、フォトゲート電極ＰＧと第１及び第３半導体領域ＦＤ１，ＦＤ３との間に設けられている。例文帳に追加

A first gate electrode TX1 is provided between the photo gate electrode PG and the first and third semiconductor regions FD1, FD3. - 特許庁

第２ゲート電極ＴＸ２は、フォトゲート電極ＰＧと第２及び第４半導体領域ＦＤ２，ＦＤ４との間に設けられている。例文帳に追加

The second gate electrode TX2 is provided between the photo gate electrode PG and the second and fourth semiconductor regions FD2, FD4. - 特許庁

ゲート電極とソース電極との間のゲート寄生容量成分Ｃｇｓを低減することができる半導体装置を提供する。例文帳に追加

To provide a semiconductor device in which a gate parasitic capacitance component Cgs between a gate electrode and a source electrode can be reduced. - 特許庁

ゲート電極にシリサイドを形成しつつ、拡散領域に接続するコンタクトとゲート電極の間隔を確保する。例文帳に追加

To secure the gap of a contact between a gate electrode connected to a diffusion region, while forming a silicide in the gate electrode. - 特許庁

もしくは、自己整合ゲート電極上部１８と選択ゲート電極上部６５の間に段差を設ける。例文帳に追加

Alternatively, a step is formed between an upper part 18 of the self-matching gate electrode and an upper part 65 of the selection gate electrode. - 特許庁

このＥ−ｐＨＥＭＴは、ソース電極、ドレイン電極、及びゲート電極を有し、ゲート電極とドレイン電極との間にはエッチングでリセス（凹部）が形成され、比較的大きな間隔が設けられる。例文帳に追加

Each E-pHEMT has a source electrode, drain electrode, and a gate electrode, and a recess is formed between the gate electrode and the drain electrode by etching to give a relatively large gap between the gate electrode and the drain electrode. - 特許庁

選択ゲートトランジスタＳＴの選択ゲート電極ＳＧ、及び周辺トランジスタＴＲの周辺ゲート電極ＴＧを有し、ゲート電極ＳＧ、ＴＧ間の不純物拡散層２８上及びゲート電極側面に第１絶縁膜３０、第１バリア膜３１を有し、第１バリア膜３１上にゲート電極ＳＧ、ＴＧ間を埋める第２絶縁膜３２を有する。例文帳に追加

The semiconductor device has a selection gate electrode SG of a selection gate transistor ST and a perimeter gate electrode TG of a perimeter gate transistor TR, a first insulation film 30 and a first barrier film 31 on an impurity diffusion layer 28 between gate electrodes SG and TG and the side face of the gate electrode, and a second insulation film 32 filling between the gate electrodes SG and TG on the first barrier film 31. - 特許庁

第１のゲート電極パッド４３との間の配線距離が最も短い第１のゲート電極１７を有する単位セル１１は、第２のゲート電極パッド４４との間の配線距離が最も短い第２のゲート電極１８を有する。例文帳に追加

The unit cell 11 having the first gate electrode 17 having the shortest wiring distance with the first gate electrode pad 43 includes the second gate electrode 18 having the shortest wiring distance with the second gate electrode pad 44. - 特許庁

メモリセルは、第１及び第２拡散層間の第１チャネル領域上に第１ゲート絶縁膜７を介して形成されるフローティングゲート電極８と、フローティングゲート電極８上に第１電極間絶縁膜１０を介して形成されるコントロールゲート電極２，１１とを有する。例文帳に追加

A memory cell is provided with a floating gate electrode 8 formed on a first channel region between first and second diffusion layers through a first gate insulating film 7, and control gate electrodes 2 and 11 formed on the floating gate electrode 8 through a first inter-electrode dielectric 10. - 特許庁

ポリシリコンゲート電極３１とポリシリコンゲート電極３１に沿ったセルの外周との間の距離Ｌ２とポリシリコンゲート電極３２とポリシリコンゲート電極３２に沿ったセルの外周との間の距離Ｌ３との和は、距離Ｌ１に等しい。例文帳に追加

The sum of the distance L2 between the polysilicon gate electrode 31 and the outer periphery of the cell along the polysilicon gate electrode 31 and the distance L3 between the polysilicon gate electrode 32 and the outer periphery of the cell along the polysilicon gate electrode 32 is equivalent to the distance L1. - 特許庁

また、ソース領域102のゲート電極側端部およびゲート電極のソース領域102側端部の間の距離ｘ_1、ドレイン領域103のゲート電極側端部およびゲート電極のドレイン領域103側端部の間の距離ｘ_2を、いずれも１〜２０ｎｍとする。例文帳に追加

Besides, both a distance x1 between the gate electrode side terminal part of a source area 102 and the source area 102 side terminal part of a gate electrode and a distance x2 between the gate electrode side terminal part of a drain area 103 and the drain area 103 side terminal part of the gate electrode is made into 1 to 20 nm. - 特許庁

電流制御用ＴＦＴにゲート絶縁膜を挟んでゲート電極と重なるようにＬＤＤ領域を形成し、ゲート電極とＬＤＤ領域との間のゲート容量によりゲート電極にかかる電圧が保持される有効発光面積の大きい画素が得られる。例文帳に追加

A pixel having a large effective luminous area, where an LDD region is formed in a TFT for current control so that it is overlapped with a gate electrode, across a gate insulation film and a voltage applied to a gate electrode is held by gate capacity between the gate electrode and the LDD region is obtained. - 特許庁

これにより、フローティングゲート電極３６とコントロールゲート電極６０との間の容量を、フローティングゲート電極３６と半導体層３３との間の容量よりも大きくする。例文帳に追加

Thus, the capacitance between the floating gate electrode 36 and the control gate electrode 60 is made larger than the capacitance between the floating gate electrode 36 and a semiconductor layer 33. - 特許庁

ゲートバイアス保護回路は、１対のパワーＭＯＳ・ＦＥＴの各ゲート電極とゲートパルス入力端との間に設けられ、ドレイン電極から前記ゲートパルス入力端へ流れるリターン電流を抑止する。例文帳に追加

A gate bias protection circuit is arranged between the respective gate electrodes G of the pair of power MOS-FETs and the gate pulse input end, and suppresses return currents flowing from the drain electrodes D to the gate pulse input end. - 特許庁

本発明では、半導体基板１上に互いに隣接して配置された浮遊ゲート１１と制御ゲート１６とを有するゲート電極Ｇ１、Ｇ２間に、ゲート側壁絶縁膜２２を介してシールド電極２５を配置している。例文帳に追加

The shield electrode 25 is arranged between the gate electrodes G1, G2 which are arranged adjacent to each other on a semiconductor substrate 1 and have a floating gate 11 and a control gate 16 via a gate sidewall insulating film 22. - 特許庁

第２素子は第２基板領域、第２ゲート電極、及び第２ゲート絶縁膜を含み、第２ゲート絶縁膜は第２基板領域と第２ゲート電極間に位置する。例文帳に追加

The second element includes a second substrate region, second gate electrode, and second gate insulating film, and the second gate insulating film is located between the second substrate region and the second gate electrode. - 特許庁

第１素子は第１基板領域、第１ゲート電極、及び第１ゲート絶縁膜を含み、第１ゲート絶縁膜は第１基板領域と第１ゲート電極間に位置する。例文帳に追加

The first element includes a first substrate region, first gate electrode, and first gate insulating film, and the first gate insulating film is located between the first substrate region and the first gate electrode. - 特許庁