「ゲート電極間」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

ゲート電極が半導体基板表面と絶縁された電界効果トランジスタにおいて、少なくともゲート電極面と対向する半導体基板表面との間にゲート空隙が存在し、そのゲート空隙が気体で満たされている構成である。例文帳に追加

In a field-effect transistor whose gate electrode is insulated from a semiconductor substrate surface, gate air gap is provided at least between a gate electrode surface and the semiconductor substrate surface which is opposite to the gate electrode surface, and the gate air gap is filled with a gas. - 特許庁

ゲート電極３ｂのゲートコンタクト領域７ａに対応するようにして、ｎチャネル型トランジスタＭＮ１とｐチャネル型トランジスタＭＰ１との間の素子分離領域４上に配置されたタミーゲートコンタクト領域８をゲート電極３ｃに設ける。例文帳に追加

A gate electrode 3c is provided with a dummy gate contact region 8 arranged on an isolation region 4 between an n-channel transistor MN1 and a p-channel transistor MP1 such that it corresponds with the gate contact region 7a of a gate electrode 3b. - 特許庁

ｎチャネル絶縁ゲートトランジスタのＳｉＯ_２より誘電率の高い第１のゲート絶縁膜と第１金属ゲート電極との間にアルミニウム膜を設けるとともに、ｐチャネル絶縁ゲートトランジスタのＳｉＯ_２より誘電率の高い第２ゲート絶縁膜と第２金属ゲート電極との間に酸化アルミニウム膜を設ける。例文帳に追加

An aluminum film is provided between a first gate insulating film having a higher dielectric constant than that of SiO_2 of an n-channel insulating gate transistor and a first metal gate electrode, and an aluminum oxide film is provided between a second gate insulating film having a higher dielectric constant than that of SiO_2 of a p-channel insulating gate transistor and a second metal gate electrode. - 特許庁

伝導度変調作用を有するコレクタ領域、エミッタ領域、前記コレクタ領域と前記エミッタ領域との間に存在するチャネル領域上に形成したゲート電極からなる絶縁ゲートバイポーラトランジスタ１において、前記ゲート電極・前記コレクタ領域間に設けた絶縁ゲート型制御電極Ｇ２を有することを特徴とする絶縁ゲートバイポーラトランジスタ。例文帳に追加

This insulated gate bipolar transistor 1 is provided with a collector area having a conductivity modulation function, an emitter area, and a gate electrode that is formed on a channel area between the collector area and emitter area, and it is also provided with an insulated gate control electrode G2 formed between the gate electrode and collector area. - 特許庁

ソース電極14およびドレイン電極15が互いに間隔をおいて形成され、ソース電極およびドレイン電極間にはゲート電極16が形成されている。例文帳に追加

A source electrode 14 and a drain electrode 15 are formed with an interval and a gate electrode 16 is formed between the source electrode and drain electrode. - 特許庁

メモリセル１００は、シリコン基板１０と、シリコン基板１０上に互いに隣り合って配置されたゲート電極１２、１３と、シリコン基板１０とゲート電極１２間に形成された絶縁層３０と、シリコン基板１０とゲート電極１２間に形成された電荷蓄積層２６と、を備え、ゲート電極１２は、シリコン基板１０から離間するに従って少なくとも部分的に幅広になる。例文帳に追加

A memory cell 100 includes a silicon substrate 10, gate electrodes 12 and 13 arranged on the silicon substrate 10 while adjoining each other, an insulating layer 30 formed between the silicon substrate 10 and the gate electrode 12, and a charge storage layer 26 formed between the silicon substrate 10 and the gate electrode 12, wherein the gate electrode 12 becomes broad at least partially as it recedes from the silicon substrate 10. - 特許庁

抵抗素子３８は、ダイオード３４，３６およびゲート電極間のノードＮＤ１とトランジスタＱ１のエミッタ電極との間に接続される。例文帳に追加

The resistor element 38 is connected between a node ND1 between the diodes 34, 36 and a gate electrode, and an emitter electrode of the transistor Q1. - 特許庁

ゲート電極と各ソース／ドレイン電極間に有限の間隔が存在するため、寄生抵抗が発生する。例文帳に追加

To solve a matter that a parasitic resistance occurs because a limited interval exists between the gate electrode and each source/drain electrode. - 特許庁

回路基板17のゲート電極27とバイアス電極43との距離を離し、これらの間での配線間容量を小さくし、ノイズを低減する。例文帳に追加

Noises are reduced, by increasing the distance between the bias electrode 43 and a gate electrode 27 of a circuit board 17. - 特許庁

ゲート電極６上は層間絶縁膜７によって覆われており、Ａｌのソース電極１０１は、層間絶縁膜７上に延在する。例文帳に追加

The gate electrode 6 is covered with an interlayer insulation film 7 and an Al source electrode 101 stretches to over the interlayer insulation film 7. - 特許庁

電極間絶縁膜に生じるシームなどの埋込み欠陥の露出を抑制できるようにしてゲート電極間ショートを防止できるようにする。例文帳に追加

To prevent a short circuit between gate electrodes by preventing exposure of an embedded defect such as a seam caused on an inter-electrode insulating layer. - 特許庁

ゲート電極１２およびソース領域１４は、層間絶縁膜によって覆われ、この層間絶縁膜上にソース電極が形成されている。例文帳に追加

The gate electrode 12 and the source region 14 are covered with interlayer insulating film, and a source electrode is formed on this interlayer insulating film. - 特許庁

上層電極と下層電極との間の層間絶縁膜を膜厚制御性良く形成して、転送ゲート部の縮小化を図る。例文帳に追加

To reduce a transferring gate by forming an interlayer dielectric film between the upper-layer electrode and the lower-layer electrode under proper control of a film thickness. - 特許庁

ゲート電極と電界制御電極との間の空間において発生する電子衝突による漏れ発光を軽減する例文帳に追加

To provide a flat display which can reduce light leakage due to electron collision which occurs in a space between a gate electrode and an electric field control electrode. - 特許庁

半導体Ａと、半導体Ａ上に形成されたソース電極Ｓ及びドレイン電極Ｄと、ソース電極Ｓ−ドレイン電極Ｄ間の通電方向に対して垂直方向に電界を印加するためのゲート電極Ｇと、半導体Ａとゲート電極Ｇとの間に形成されたゲート絶縁膜Ｂとを備えた電界効果素子１０。例文帳に追加

The field effect element 10 includes a semiconductor A, a source electrode S and a drain electrode D formed on the semiconductor A, a gate electrode G for applying an electric field in a direction perpendicular to a current feed direction between the source electrode S and drain electrode D, and a gate insulating film B formed between the semiconductor A and gate electrode G. - 特許庁

また、ゲート電極１６とフィールドプレート電極１７とを、これら電極間を接続する接続導板１８も含めて同一工程において一体に形成し、ゲート電極１６とフィールドプレート電極１７との距離Ｌｇｆを良好な精度に維持する。例文帳に追加

The distance Lgf between the gate electrode 16 and the field plate electrode 17 is kept in an excellent accuracy by integrally forming the gate electrode 16 and the field plate electrode 17 including the connection conductive plate 18 connecting these electrodes in a same process. - 特許庁

この構成によって、対向電極１４に対してゲート電極５１の露出している部分がソース電極５３で覆われるようなるので、ゲート電極５１と対向電極１４との間に寄生容量Ｃｃｏｍが形成されることを防止できる。例文帳に追加

With this structure, the part of the gate electrode 51 exposed to the counter electrode 14 is covered by the source electrode 53, therefore, the parasitic capacitance Ccom is prevented from being formed across the gate electrode 51 and the counter electrode 14. - 特許庁

有機半導体素子１は、ソース電極９と、ドレイン電極１０と、これらソース電極９とドレイン電極１０との間を電気的に接続する有機半導体層７と、この有機半導体層７に電界を印加するようにゲート絶縁膜４を介して配置されたゲート電極３とを具備する。例文帳に追加

The organic semiconductor element 1 comprises a source electrode 9, a drain electrode 10, an organic semiconductor layer 7 which electrically connects the source electrode 9 with the drain electrode 10, and a gate electrode 3 disposed through a gate insulating film 4 so that an electric field is applied to this organic semiconductor layer 7. - 特許庁

半導体層１０１を挟んでゲート電極１０２ａとソース電極１０３ａ、ドレイン電極１０３ｂを形成し、半導体層のうちゲート電極１０２ａとドレイン電極１０３ｂとの間にこれらが重ならない領域を設ける。例文帳に追加

A gate electrode 102a, and a source electrode 103a and a drain electrode 103b are formed with a semiconductor layer 101 interposed therebetween, and a region where the gate electrode 102a and the drain electrode 103b are not overlapped with each other is provided for the semiconductor layer between the gate electrode 102a and the drain electrode 103b. - 特許庁

本発明は、ゲート電極の幅を十分に確保して、ゲート電極の抵抗値を小さくすることが可能で、かつゲート電極間の容量を小さくすることの可能な半導体装置及びその製造方法を提供することを課題とする。例文帳に追加

To provide a semiconductor device capable of reducing the resistance value of gate electrodes by sufficiently ensuring the width of the gate electrodes and capable of reducing the capacitance between the gate electrodes, and to provide a method of manufacturing the same. - 特許庁

ソース電極１３ｓ−ドレイン電極１３ｄ間にわたって設けられた有機半導体層１５と、これらの上部にゲート絶縁膜１７を介して設けられたゲート電極１９とを有するトップゲート型の薄膜トランジスタ１-1である。例文帳に追加

The top gate type thin film transistor 1-1 has an organic semiconductor layer 15 prepared between a source electrode 13s and a drain electrode 13d, and a gate electrode 19 prepared on top of these through the intermediary of a gate insulating film 17. - 特許庁

ＭＩＳＦＥＴにおいて、一つのコンタクト領域６に複数本のゲート電極２が接続されており、ゲート電極と基板との間に寄生する容量を複数本のゲート電極で分割することにより、容量が減少して高周波特性が向上する。例文帳に追加

In a MISFET, a plurality of gate electrodes 2 are connected to one contact region 6, capacitance parasitic between the gate electrodes and a substrate is divided by a plurality of the gate electrodes, and thus the capacity is reduced and the high frequency characteristics are improved. - 特許庁

第１の下部開口部１１５ａは、隣接するゲート電極１０２同士の間に形成され、ゲート電極１０２と平行な方向に延びる長辺と、ゲート電極１０２と交差する方向に延びる短辺とを有する平面方形状である。例文帳に追加

The first lower opening 115a is formed between adjacent gate electrodes 102 and formed in a square shape in plan view having a long side extending in a direction parallel to the gate electrode 102 and a short side extending in a direction of intersecting the gate electrode 102. - 特許庁

フローティングゲート電極６に電荷が注入された状態において、チャネル領域４とコントロールゲート電極８との間に外部から電圧を印加しない状態のときに、フローティングゲート電極６のフェルミ準位がチャネル領域の禁制帯の中に位置する。例文帳に追加

The Fermi level of the floating gate electrode 6 resides in the forbidden band of the channel region in a state that an external voltage is not applied between the channel region 4 and the control gate electrode 8 in state that an electric charge is injected in the floating gate electrode 6. - 特許庁

不揮発性半導体記憶装置は、チャネル半導体層上に、ゲート絶縁膜１２、浮遊ゲート電極膜１３、電極間絶縁膜１４および制御ゲート電極１５が順に積層されるメモリセルトランジスタＭＴを有する。例文帳に追加

The nonvolatile semiconductor memory device comprises a memory cell transistor MT in which a gate insulating film 12; a floating gate electrode film 13; an inter-electrode insulating film 14; and a control gate electrode 15 are stacked in turn on a channel semiconductor layer. - 特許庁

メモリゲート電極１２の側面において、電荷蓄積膜９と絶縁膜１１との間に絶縁膜１０を形成し、メモリゲート電極１２側面の絶縁膜１０および１１の合計の厚さを、メモリゲート電極１２下部の絶縁膜１１の厚さよりも厚く形成する。例文帳に追加

On a side surface of a memory gate electrode 12, an insulating film 10 is formed between a charge storage film 9 and an insulating film 11, and a total thickness of the insulating films 10 and 11 on the side surface of the memory gate electrode 12 is made larger than a thickness of the insulating film 11 under the memory gate electrode 12. - 特許庁

即ち、ポリシリコン層１０２の外のガラス基板１００上に延びたゲート電極１０４上の層間絶縁膜１０７にコンタクトホールＣＨ１が形成され、このコンタクトホールＣＨ１を通して、補助ゲート電極１０８がゲート電極１０４に電気的に接続されている。例文帳に追加

More specifically, a contact hole CH1 is formed in an interlayer dielectric 107 on the gate electrode 104 extending on a glass substrate 100 on the outside of a polysilicon layer 102, and the auxiliary gate electrode 108 is electrically connected with the gate electrode 104 through the contact hole CH1. - 特許庁

pチャネル型電界効果トランジスタのチャネル部分に圧縮応力が発生するように，複数のトランジスタにまたがる長いアクティブをゲート電極ごとに分断して、ゲート電極とゲート電極の間に十分に細いSTIを配置する。例文帳に追加

A long active region, extending over a plurality of p-channel type field effect transistors is separated by gate electrodes and sufficiently thin STI is arranged between gates so that compressive stress is generated at channel parts of the p-channel type field effect transistors. - 特許庁

ソース電極１２から延出された寄生容量補償部２１はゲート線３上にゲート絶縁膜６を介して重ね合わされ、且つ、その重なり面積はゲート電極２とソース電極１２との間にアライメントずれが生じても変化しないようになっている。例文帳に追加

A parasitic capacitance compensation part 21, extended from a source electrode 12, is overlapped on a gate wire 3 via an insulating film 6 and the overlapped area is made not to vary, even if alignment deviation between the gate electrode 2 and the source electrode 12 is generated. - 特許庁

浮遊ゲート電極９の下方に設けられた絶縁膜は、浮遊ゲート電極の下方の両端部に位置する第１の絶縁膜６と、第１の絶縁膜に挟まれ浮遊ゲート電極の下方の中間部に位置する第２の絶縁膜８とからなる。例文帳に追加

An insulating film provided below a floating gate electrode 9 comprises a first insulating film 6 placed at the lower both ends of the floating gate electrode and a second insulating film 8 sandwiched in between the above first insulating films, and placed at the lower middle of the floating gate electrode. - 特許庁

つまり、増倍ゲート電極４１及び電荷増倍領域３５が近接して対向する構造（増倍構造４５）は、ＰＤ不純物領域３３と転送ゲート電極４３との間にて、ＰＤ不純物領域３３と転送ゲート電極４３とに隣接して配置されている。例文帳に追加

Namely, a structure (multiplication structure 45) with which the multiplication gate electrode 41 and the charge multiplication region 35 are closely confronted is disposed adjacently to the PD impurity region 33 and the transfer gate electrode 43 between the PD impurity region 33 and the transfer gate electrode 43. - 特許庁

半導体基板１０、基板上に形成されたゲート電極２７、基板とゲート電極との間に順次に形成されたトンネリング絶縁膜２０、電荷貯蔵層２２、ブロッキング絶縁膜、ゲート電極の両側の基板に形成された不純物ドーピング層を含む。例文帳に追加

A floating trap type nonvolatile memory cell comprises a semiconductor substrate 10, a gate electrode 27 formed on the substrate, and a tunneling insulating film 20, a charge storage layer 22, a blocking insulating film, and an impurity-doping layer formed on the substrate at both sides of a gate electrode sequentially formed between the substrate and the gate electrode. - 特許庁

薄膜トランジスタ１０は、基板２の上面には、ゲート電極３を覆うようにしてゲート絶縁層４が設けられ、ゲート絶縁層４の上面には、ソース電極５及びドレイン電極６が所定のチャネル長の離間幅をもって各々設けられている。例文帳に追加

A thin-film transistor 10 has a gate insulating layer 4 prepared on a top surface of a substrate 2 such that it covers a gate electrode 3, and a source electrode 5 and a drain electrode 6 respectively prepared on a top surface of the gate insulating layer 4 with a predetermined channel length spacing width. - 特許庁

また、ゲート絶縁膜１３０、ゲート電極１４０、側壁絶縁膜１５０、層間絶縁膜パターン１６０、及び露出した前記ゲート電極１４０及び前記ソース／ドレイン電極１２０ａ／１２０ｂ上に形成された金属配線１７０を備える。例文帳に追加

Moreover, there are provided a gate insulating film 130, a gate electrode 140, a side wall insulating film 150, an interlayer insulating film pattern 160, and a metal wiring 170 formed on the exposed gate electrode 140 and the source/drain regions 120a/120b. - 特許庁

三極型電界放出素子において、ゲート電極２０５と、エミッタ２０４と、アノード２０７とを有する電界放出素子において、ゲート電極２０５とこのゲート電極の外部端子２０６との間に抵抗体２０９を接続する構成とした。例文帳に追加

In a three-pole type field emission element, the field emission element has a gate electrode 205, an emitter 204, and an anode 207, and is constituted so as to connect a resistance 209 between the gate electrode 205 and an external terminal 206 of this gate electrode. - 特許庁

有機薄膜トランジスタは、ゲート電極１２、ゲート絶縁膜１４、ソース電極１６、ドレイン電極１８、有機半導体膜２０とを有する有機薄膜トランジスタであって、ゲート絶縁膜１４と有機半導体薄膜２０との間に閾値電圧制御膜２２を有する。例文帳に追加

The organic thin film transistor is equipped with a gate electrode 12, a gate insulating film 14, a source electrode 16, a drain electrode 18, and an organic semiconductor film 20, and moreover a threshold voltage control film 22 is provided between the gate insulating film 24 and the organic semiconductor thin film 20. - 特許庁

コントロールゲート電極を形成する際の位置ずれの問題を起こさず自己整合的に形成し、さらにコントロールゲート電極とフローティングゲート電極間でリークを発生させない半導体装置及びその作製方法を提供する。例文帳に追加

To provide a semiconductor device and a manufacturing method of the same, forming a control gate electrode without a problem such as causing a positional deviation at the time of forming a control gate electrode and further preventing a leakage from occurring between the control gate electrode and a floating gate electrode. - 特許庁

実施形態によれば、半導体装置は、第１の主電極と、半導体層と、第１導電形ベース層と、第２導電形ベース層と、ゲートトレンチと、第１導電形半導体領域と、第２の主電極と、ゲート絶縁膜と、ゲート電極と、層間膜とを備えている。例文帳に追加

According to an embodiment, a semiconductor device includes a first main electrode, a semiconductor layer, a first conductivity type base layer, a second conductivity type base layer, gate trenches, a first conductivity type semiconductor region, a second main electrode, a gate insulator film, a gate electrode, and an interlayer film. - 特許庁

電子放出領域においては、カソード１９の先端部周囲を取り囲むように、シリコン基板１にゲート絶縁層１０、ゲート電極１４が形成され、ゲート電極１４の上層には層間絶縁層２１、集束電極４３が形成されている。例文帳に追加

In the electron emission region, a gate insulating layer 10 and a gate electrode 14 are formed on the silicon substrate 1 so as to enclose the periphery of the head part of a cathode 19, and an inter-layer insulating layer 21 and a focusing electrode 43 are formed on the upper layer of the gate electrode 14. - 特許庁

例えば、上部電極と下部電極の間に容量絶縁膜を有するキャパシタ素子で構成されたメモリセルを備える半導体装置における容量絶縁膜や、コントロールゲート電極とフローティングゲート電極の間にインターゲート絶縁膜を有する不揮発性メモリ素子を備えた半導体装置におけるインターゲート絶縁膜として好適である。例文帳に追加

The insulating film is properly used as a capacitive insulating film in a semiconductor device comprising a memory cell including a capacitor element having the capacitive insulating film between an upper electrode and a lower electrode, or as an intergate insulating film in a semiconductor device comprising a nonvolatile memory device having the intergate insulating film between a control gate electrode and a floating gate electrode. - 特許庁

前記第１領域と前記第２領域との間の間隔は、前記第１ゲート電極及び前記第２ゲート電極がオン状態である場合に、前記第１電圧と前記第２電圧との差によってインパクトイオン化現象が発生し、前記第１ゲート電極及び前記第２ゲート電極の少なくとも一方がオフ状態である場合に、インパクトイオン化現象が発生しないように設定される。例文帳に追加

A gap between the first region and the second region is set so that an impact ionization phenomenon is caused by a difference between the first voltage and the second voltage when the first gate electrode and the second gate electrode are turned on, and so that the impact ionization phenomenon does not occur when at least one of the first gate electrode and the second gate electrode is turned off. - 特許庁

ヒューズ部ＦＳは、コントロールゲート電極１２（ＣＧ）と同じ材料からなるヒューズ１２と、ヒューズ１２直下に配置され、フローティングゲート電極１６（ＦＧ）と同じ材料からなる保護パッド１６と、ヒューズ１２と保護パッド１６間に配置され、コントロールゲート電極１２（ＣＧ）とフローティングゲート電極１６（ＦＧ）間の絶縁膜と同じ材料からなる絶縁膜１７とから構成される。例文帳に追加

A fuse section FS is composed of a fuse 12, made of the same material as the control gate electrode 12(CG) and an insulating film 17, which is disposed between the fuse 12 and a protective pad 16 and made by the same method as that of an insulating film between the control gate electrodes 12(CG) and the floating gate electrodes 16(FG). - 特許庁

ゲート電極９ａ、島状ゲート電極９ｂ間のフィールド幅ｘ’及び島状ゲート電極９ｂ，９ｂ間のフィールド幅ｘ’は０．３μｍであり、その領域のチタンシリサイド層１５ａは細線効果を生じるので、ゲート電極９ａに隣接する拡散層領域の抵抗値が上昇する。例文帳に追加

A field width x' between the gate electrode 8a and the island-shaped gate electrode 9b and the field width x' between the island-shaped gate electrodes are 0.3 μm, and the titanium silicide layer 15a in the region produces thin line effect, so that the resistance value in the diffused layer region adjacent to the gate electrode 9a rises. - 特許庁

上記方法は、さらに、誘電性層とゲート電極との間で第１領域上にキャッピング層を設けることで第１領域上のゲート電極の仕事関数を変更し、及び第２領域における誘電性層とゲート電極との間の界面でスピーシーズを導入するようにスピーシーズを埋め込むことにより第２領域上のゲート電極の仕事関数を変更することを備える。例文帳に追加

The method further includes providing a capping layer on the first region between the dielectric layer and the gate electrode to change the work function of the gate electrode on the first region, and embedding species so as to introduce the species at an interface between the dielectric layer and the gate electrode in the second region to change the work function of the gate electrode on the second region. - 特許庁

半導体装置は、半導体基板１の上に形成されたゲート絶縁膜３と、該ゲート絶縁膜３の上に順次形成され、ＴｉＮ膜４とポリシリコン膜５とにより構成されたゲート電極２０の第２のゲート電極部２０ｂと、半導体基板１の上にゲート電極２０を覆うように形成された層間絶縁膜８とを有している。例文帳に追加

The semiconductor device has: a gate insulating film 3 formed on a semiconductor substrate 1; a second gate electrode part 20b of a gate electrode 20, which is sequentially formed on the gate insulating film 3, and which includes a TiN film 4 and a polysilicon film 5; and a layer insulating film 8 formed on the semiconductor substrate 1 to cover the gate electrode 20. - 特許庁