「ゲート電極間」に関連した英語例文の一覧と使い方(43ページ目) - Weblio英語例文検索

メモリ素子１は、フラーレン分子を内包した単層カーボンナノチューブからなるカーボンナノピーポッド１３を有し、前記カーボンナノピーポッド１３が、バックゲート電極１１上に積層された絶縁層１２１上に載置されると共に、所定の距離離間して設けられたソース電極１４ａ及びドレイン電極１４ｂに接続され、前記フラーレン分子が、メモリ情報を保持するメモリセルとなるように構成されている。例文帳に追加

The memory element 1 has the carbon nano-peapod 13 made of a single-layer carbon nano-tube containing fullerene molecules, and the carbon nano-peapod 13 is mounted on an insulating layer 121 laminated on a back gate electrode 11, and connected to a source electrode 14a and a drain electrode 14b provided at a predetermined distance, thereby constituting a memory cell such that the fullerene molecules hold memory information. - 特許庁

第２のＴＦＴ９０と透明基板２との層間に、光共振器３を構成する誘電体多層膜３０が形成され、誘電体多層膜３０と画素電極４との層間では、発光層６５と平面的に重なる領域の層間絶縁膜５、ゲート絶縁膜９２および絶縁保護膜２０が除去されている。例文帳に追加

Between layers of the second TFT90 and the transparent substrate 2, a dielectric multilayer film 30 for constituting a light resonance device 3 is formed, and between the layers of dielectric multilayer film 30 and the pixel electrode 4, the interlayer-insulating film 5 at an area flatly superposed on the light emitting layer 65, a gate-insulating film 92, and the insulation-protecting film 20 are removed. - 特許庁

ゲート電極を形成した半導体基板上に、コンタクト層と、金属配線と、層間絶縁膜とを備える半導体装置であって、層間絶縁膜は、水素原子を含む原料ガスを用いて、バイアス印加したプラズマＣＶＤにより金属配線上に形成し、金属配線および層間絶縁膜の下層にシリコン酸窒化膜を有することを特徴とする。例文帳に追加

In a semiconductor device including a contact layer, a metal interconnection and an interlayer insulating film on a semiconductor substrate having a gate electrode formed thereon, the interlayer insulating film is formed on the metal interconnection by bias-applied plasma CVD using source gas containing hydrogen atoms, and a silicon oxynitride film is provided in the underlayer of the metal interconnection and the interlayer insulating film. - 特許庁

基板とシリコン層との間に電極形成用金属膜が設けられてなるボトムゲート型のシリコン複合体を、短時間で、クラックや反りの発生を小さく抑制しながら、アモルファスシリコンを結晶化させてシリコン層を結晶シリコンよりなるものに変質させることができるアモルファスシリコンの結晶化方法の提供。例文帳に追加

To provide an amorphous silicon crystallizing method for crystallizing amorphous silicon in a short time and with suppressing occurrence of crack or warp in a bottom gate type silicon composite having an electrode forming metal film between a substrate and a silicon layer, thereby denaturing the silicon layer to crystal silicon material. - 特許庁

核酸鎖（１１１）がゲート電極領域となる開口部（１１８）を通過すると、核酸塩基（アデニン、チミン、グアニン、またはシトシン）を表す電荷が、チャネル（１１９）を介してソース（１０６）およびドレイン（１０４）間を流れる電流をその間の電界を変えることによって変え、電流計（１１４）によって測定される。例文帳に追加

As nucleic acid strand (111) passes through opening (118) which serves as the gate electrode region, the charge representative of a nucleic acid base (adenine, thymine, guanine, or cytosine) modifies the current flowing between source (106) and drain (104) via channel (119) by modifying the electric field therebetween and is measured by ammeter (114). - 特許庁

デジタル駆動方式を採用するにあたって、画素スイッチング回路としてトランスファーゲートを用いた場合でも、画素電極に対するＨレベルの電圧書き込み時間とＬレベルの電圧書き込み時間との差を短縮することのできる液晶装置、並びに当該液晶装置を備えた電子機器および投射型表示装置を提供すること。例文帳に追加

To provide a liquid crystal device capable of reducing a difference between a writing time for a voltage in a H (high) level to a pixel electrode and a writing time for a voltage in an L (low) level even when a transfer gate is used as a pixel switching circuit upon employing a digital driving system, and to provide electronic equipment and a projection type display device including the liquid crystal device. - 特許庁

ゲート電極間を埋め込む層間絶縁膜として、水素を多量に含むＳＯＧ(Spin-on Glass)を塗布する工程と、窒素雰囲気中で第１の温度にて第１の焼成を行う工程と、コンタクトホールを形成する工程と、該コンタクトホール形成後に、窒素雰囲気中もしくは希釈スチーム中で前記第１の温度よりも高温である第２の温度にて第２の焼成を行う工程と、を含む。例文帳に追加

The manufacturing method comprises a step of applying SOG(spin-on glass) much containing hydrogen to form a layer insulation film filling gaps between gate electrodes, a step of firstly baking at a first temperature in nitrogen atmosphere, a step of forming contact holes, and a step of secondly baking at a second temperature higher than the first temperature in nitrogen atmosphere or dilute steam after forming the contact holes. - 特許庁

ゲート電極６を構成する金属膜６ｃと多結晶シリコン膜６ａとの間に、シリコンゲルマニウム層６ｂを挟むことにより、金属膜６ｃとシリコンゲルマニウム層６ｂとのトンネル障壁を相対的に低くして、金属膜６ｃと多結晶シリコン膜６ａとの間の接触抵抗を低減する。例文帳に追加

A silicon germanium layer 6b is sandwiched between a metal film 6c and a polycrystalline silicon film 6a which constitute a gate electrode 6, a tunnel barrier between the metal film 6c and the silicon germanium layer 6b is relatively reduced, and contact resistance between the metal film 6c and the polycrystalline silicon film 6a is reduced. - 特許庁

半導体装置１の製造方法において、半導体基板２上のゲート電極層４Ａにおいて第１の除去処理を開始し、この第１の除去処理の終点を検出し、この終点時間に基づき、第１の除去処理に対して処理条件が異なる次段の第２の除去処理の時間を決定する。例文帳に追加

In the manufacturing method of the semiconductor device 1, a first removing process is started in a gate electrode layer 4A on a semiconductor substrate 2, then, the terminal of the first removing process is detected, and the time of a second removing process of a next stage different in a processing condition from the first removing process is determined based on the terminal time. - 特許庁

半導体装置のゲート電極加工をマルチステップのドライエッチングにて行うドライエッチング方法において、ステップとステップの間に高真空状態で残留成分を除去するステップを設ける、あるいは、ステップとステップの間にＨｅガスあるいはＮ_2ガスをチャンバー内に導入し、残留成分を置換するステップを設ける。例文帳に追加

In the multistep dry etching method for processing a gate electrode of a semiconductor device, a step for removing residual components under a high vacuum state is provided between steps, or a step for introducing an He gas or N_2 gas into a chamber and substituting it for the residual components is provided between the steps. - 特許庁

段差９ａ、９ｂ、９ｃが形成された層間絶縁膜９をオフセットドレイン５上に形成し、段差９ａ、９ｂ、９ｃが形成された層間絶縁膜９を介してフィールドプレート１２をオフセットドレイン５上に配置することにより、フィールドプレート１０からオフセットドレイン層５にかかる電界をドレイン層８からゲート電極４にかけて徐々に小さくする。例文帳に追加

The electric field applied to an offset drain layer 5 from a field plate 10 is gradually reduced from a drain layer 8 to a gate electrode 4 by forming an interlayer dielectric 9 having steps 9a, 9b, and 9c on the offset drain layer 5, and a field plate 12 on the offset drain layer 5 through the interlayer dielectric 9 having the steps 9a, 9b, and 9c. - 特許庁

駆動用トランジスタのソース電極に印加される電圧に応じて、リセット期間３６１におけるリセット電圧を変化させ、特性補正開始前の駆動用トランジスタのゲート−ソース間電圧を、階調によらず大きく取れるようにし、ドレイン電流を確保することで、閾値キャンセルを全階調にわたって行えるようにした。例文帳に追加

By changing reset voltage in a reset period 361 in accordance with voltage applied to the source electrode of the transistor for driving, the gate-to-source voltage of the transistor for driving before starting characteristic correction is ensured to be high without depending on the gradation, and then the drain current is secured, thereby performing the cancellation of the threshold all over the gradation. - 特許庁

入力端子３０と電源線３２との間に接続されたＰチャネルＭＯＳトランジスタ３４と、入力端子３０と接地線３３との間に接続されたＮチャネルＭＯＳトランジスタ３５とを備えた入力／出力保護回路において、トランジスタ３４，３５のゲート電極３４ａ，３５ａがともにフローティング状態にある。例文帳に追加

In the input/output protection circuit which is provided with a P-channel MOS transistor 34 connected between an input terminal 30 and a power source line 32, and an N-channel MOS transistor 35 connected between the input terminal 30 and a grounding wire 33, both gate electrodes 34a and 35a of the transistors 34 and 35 are in floating states. - 特許庁

上記問題を解決するために、本件発明では、積層されたアノード層、走行層、カソード層、走行層にショットキー接合したゲート電極を有し、走行層中の時間平均電子密度を相殺するようドナー不純物濃度を調整することで時間平均電界強度を一定とした、ユニポーラ型ガン効果素子を提供する。例文帳に追加

A unipolar Gunn effect element has laminated anode layer, travel layer, cathode layer and the gate electrode which is Schottky-jointed to the travel layer and donor impurity concentration is adjusted so that time average electron density in the travel layer is canceled so as to make time average field strength to be constant is installed for solving said problem. - 特許庁

不揮発性半導体記憶装置の制御ゲート電極と半導体基板との間に段階的に昇圧する電圧を印加し、データの書き換えを行う場合に、電圧の切り換え点となるしきい値を設定し、段階的な昇圧幅及び昇圧するまでのステップ時間をそのしきい値の前後において変化させる。例文帳に追加

When a step-up voltage is applied between a control gate electrode of a non-volatile semiconductor storage device and semiconductor substrate, for overwriting data, a threshold value for a voltage switching point is set, and a step-up width and step time for step-up are changed before and after the threshold value. - 特許庁

一対のドレインコンタクト１０Ｄ間に位置するドレイン領域８Ｄのうち、少なくともドレインコンタクト１０Ｄのゲート電極４側の端部位置とサイドウォールスペーサー７との間の領域に、ドレイン上シリサイド膜５Ｄが形成されていない高抵抗領域３０Ｄが設けられている。例文帳に追加

In the drain region 8D between a pair of drain contacts 10D, a high-resistance region 30D in which the on-drain silicide film 5D is not formed, is provided at least in a region between a terminal position of a drain contact 10D at the side of the gate electrode 4 and the sidewall spacer 7. - 特許庁

従って、膜の結合構造が緻密な露出防止膜１２２を側壁絶縁膜１２０と絶縁物埋込層１３０との間に形成することにより、ゲート電極１６２が形成される活性領域とトレンチ素子分離領域との間に半導体基板１００の表面を露出する溝が形成されないようにする。例文帳に追加

Accordingly, the exposure preventive films 122 in minute film coupling structure are formed between the sidewall insulating films 120 and the insulator buried in films 130 so that any exposing trenches of the surface of the semiconductor substrate 100 may not be formed between the active region wherein the gate electrodes 162 are formed and the trench element isolating region. - 特許庁

画素行ごとに、中間電圧Ｖｍｉｄ０，Ｖｍｉｄ１およびオン電圧Ｖｏｎをその順番で順次転送トランジスタのゲート電極に転送パルスＴＲＧとして供給し、一単位の蓄積期間中に光電変換素子２１に蓄積された信号電荷を例えば３分割転送にて浮遊拡散容量２６へ転送する。例文帳に追加

For each pixel row, middle voltages Vmid0, Vmid1 and ON voltage Von are successively supplied in that order to a gate electrode of a transfer transistor as a transfer pulse TRG, and signal charges accumulated in the photoelectric conversion element 21 during an accumulation period of one unit are divided into three portions e.g. and transferred to the stray diffusion capacitance 26. - 特許庁

電流電圧特性の劣化を、回路を構成する各ＭＯＳＦＥＴのゲート電極に電圧源として組み込み、回路シミュレーションと劣化量計算により劣化量を算出し、その後の所定時間の変動を外挿により算出し、この作業を繰り返すことにより、長期間に亘る回路劣化シミュレーションを実施する。例文帳に追加

Deterioration of a current voltage property is incorporated in a gate electrode of each MOSFET constituting a circuit as a voltage source, a deterioration amount is calculated by circuit simulation and deterioration amount calculation, fluctuation in a subsequent prescribed time is calculated by extrapolation, and work thereof is repeated to perform the circuit deterioration simulation over a long term. - 特許庁

ＣＭＯＳイメージセンサーのピクセルは、第１導電性の基板と、前記第１導電性の基板上に形成された第２導電性のフォトダイオード領域と、前記第１導電性の基板上に形成されたトランスファーゲートと、前記第１導電性の基板上の前記第２導電性のフォトダイオード領域と前記トランスファーゲートとの間に形成された浮遊拡散層と、前記第２導電性のフォトダイオード領域上に積層された誘電膜及びキャパシター電極を含む。例文帳に追加

A pixel of the CMOS image sensor includes a first conductive substrate, a second conductive photo diode region formed on the first conductive substrate, a transfer gate formed on the first conductive substrate, a floating diffusion layer formed between the second conductive photo diode region and the transfer gate on the first conductive substrate, a dielectric film laminated on the second conductive photo diode region and a capacitor electrode. - 特許庁

直列リアクトル１２を介して直列接続され、夫々スナバ回路１３、１４を備えた複数個の過電圧保護機能付きサイリスタ１１と、過電圧保護機能付きサイリスタ１１の主電極間の電圧を夫々検出する順電圧検出回路１６と、位相制御装置３からの点弧タイミング信号により過電圧保護機能付きサイリスタ１１にゲートパルスを供給するゲート制御手段２とで構成する。例文帳に追加

The series circuit includes the plurality of thyristors 11 with overvoltage protective functions connected in series through series reactors 12 and respectively having snubber circuits 13 and 14, forward voltage detecting circuits 16 for detecting voltages respectively between main electrodes of the thyristors 11 with the overvoltage protective functions and gate control means 2 for supplying gate pulses to the thyristors 11 with the overvoltage protective functions in accordance with an ignition timing signal from a phase controller 3. - 特許庁

半導体装置は、半導体基板１上に形成され、導電性不純物を含み、エクステンションとなる２つの第１エピタキシャル成長層６と、第１エピタキシャル成長層６上に形成され、ソースあるいはドレインとなる２つの第２エピタキシャル成長層８と、２つの第１エピタキシャル成長層６の間における半導体基板１のチャネル領域上に、ゲート絶縁膜４を介して形成されたゲート電極５とを有する。例文帳に追加

The semiconductor device comprises two first epitaxial growth layers 6 to be extended, which are formed on a semiconductor substrate 1 and contain conductive impurities; two second epitaxial growth layers 8 to be a source or a drain, which are formed on the first epitaxial growth layers 6; and a gate electrode 5 formed on the channel region of the semiconductor substrate 1 between the two first epitaxial growth layers 6 through a gate insulation film 4. - 特許庁

本発明に係る走査パルス発生部は、複数の出力トランジスタを有する、プラズマディスプレイパネル走査電極駆動回路に含まれる走査パルス発生部であって、上記出力トランジスタのゲート・ソース間電圧を調整して出力トランジスタからの出力の応答速度を切り替えるスイッチ回路を更に有することを特徴とする。例文帳に追加

A scanning pulse generation section included in a plasma display panel scanning electrode drive circuit having a plurality of output transistors, has a switch circuit which switches the response speed of an output from the output transistors by adjusting the voltage between the gate/source of the output transistors. - 特許庁

強誘電体を有する電界効果トランジスタ型記憶素子において、強誘電体層が、バッファ層と電極層の間に積層される第一の強誘電体層と、ゲートスタックを被包するように積層される第二の強誘電体層からなることを特徴とする強誘電体を有する電界効果トランジスタ型記憶素子を提供する。例文帳に追加

In the field-effect transistor memory element having the ferroelectric material, a ferroelectric layer is composed of a first ferroelectric layer stacked between a buffer layer and an electrode layer, and a second ferroelectric layer stacked to cover a gate stack. - 特許庁

本発明によるＣＭＯＳイメージセンサは、光感知素子領域、ゲート電極、層間絶縁膜、金属配線を含む半導体基板上に形成されたカラーフィルタ層と、カラーフィルタ層上に形成された赤外線遮断フィルタと、赤外線遮断フィルタ層上に形成されたマイクロレンズとを含む。例文帳に追加

The CMOS image sensor comprises a color filter layer formed on a semiconductor substrate including a light sensing element region, a gate electrode, an interlayer insulating film, and metal wiring; the infrared ray interception filter formed on the color filter layer; and a microlens formed on the infrared ray interception filter layer. - 特許庁

ＧａＮからなる化合物半導体層１００上に形成されたゲート電極１０３において、ＧａＮからなる化合物半導体層１００上でショットキー接合してなるＮｉ層４１と、Ａｕ、Ｃｕ及びＡｌからなる群から選択された１種の金属からなる低抵抗金属層４２と、Ｎｉ層４１と低抵抗金属層４２との間に形成されたＰｄ層４４を設けるようにする。例文帳に追加

In a gate electrode 103 that is formed on a compound semiconductor layer 100 composed of GaN, an Ni layer 41 formed by Schottky junction, a low-resistance metal layer 42 that is composed of one metal selected from the group consisting of Au, Cu, and Al, and a Pd layer 44 formed between the Ni layer 41 and the low-resistance metal layer 42 are provided on the compound semiconductor layer 100 composed of GaN. - 特許庁

キャリアを放出するソース領域１２と、当該ソース領域１２から当該キャリアを受け取るドレイン領域１３と、当該キャリア領域１２とドレイン領域１３の間に形成されたゲート電極１４と、を有する縦型トランジスタであって、前記ソース領域１２およびドレイン領域１３を金属酸化物層により、形成したことを特徴とする縦型トランジスタを用いる。例文帳に追加

The vertical transistor has a source region 12 that emits a carrier, a drain region 13 that receives the carrier from the source region 12, and a gate electrode 14 formed between the source region 12 and the drain region 13, wherein the source region 12 and the drain region 13 are formed using a metal-oxide layer. - 特許庁

基板に平行な方向からＴＦＴのチャネル領域に進入する光を遮って、オフリーク電流の発生を抑制することが可能であり、また、遮光層とゲート電極線との間の容量を低減させてＴＦＴの誤動作を抑制することが可能な電気光学装置及び電子機器を提供すること。例文帳に追加

To provide an electro-optical apparatus and electronic equipment which can suppress the generation of an off-leak current by interrupting light entered from a direction parallel with a substrate into a channel area of a TFT and suppress the malfunction of the TFT by reducing capacity between a light shielding layer and a gate electrode line. - 特許庁

第１絶縁膜２３上に第１層間絶縁膜２７を形成した後、第１パッド層の表面を露出させる第３開口部（図示なし）を形成し、これを埋立てながら、ゲート電極と直交する方向に複数本のビットライン２９を形成してその両側壁のみに絶縁性スペーサ３３を形成する。例文帳に追加

After a first interlayer insulating film 27 is formed on the first insulating film 23, a third opening (not shown) is formed, and insulating spacers 33 are formed only on the both side walls by forming a plurality of bit lines 29 in a direction perpendicular to the gate electrode, while filling the third opening. - 特許庁

ＬＤＤ構造のＮＭＯＳ薄膜トランジスタのｎ型不純物高濃度領域３７ｃ、３８ｃには、その上に設けられた層間絶縁膜４４およびゲート絶縁膜４０に形成されたソース・ドレイン電極接続用のコンタクトホール４５、４６を介してｎ型不純物が高濃度に注入される。例文帳に追加

N-type impurities are implanted with high consentration into n-type high-concentration impurity regions 37c, 38c of NMOS thin-film transistors having LDD structures, via contact holes 45, 46 respectively for connections of their source-drain electrodes which are formed in an interlayer and gate insulation films 44, 40 provided on the regions 37c, 38c. - 特許庁

一致検出回路１７からの一致検出信号「１」が出力される以前の期間は、ゲートトランジスタ２０をオン状態に維持することにより、階段電圧ＶSを各画素の画素電極８０に供給し続けると共に、一致検出信号「１」が出力された時に階段電圧ＶSの供給を遮断するようにした。例文帳に追加

For the period before a coincidence detection signal '1' is outputted from a coincidence detection circuit, a step voltage VS is continuously supplied to a pixel electrode 80 of each pixel by maintaining a gate transistor 20 in an ON state, and also when the coincidence detection signal '1' is outputted, the step voltage is cut off. - 特許庁

基板に形成された陰極母線及び該陰極母線に電気的に接続されるシリコンからなる電界放出冷陰極を有すると共に、前記電界放出冷陰極から離間して配設されるゲート電極を有する冷陰極装置の作製方法において、前記電界放出冷陰極の電子放出領域にｎ型の不純物を添加する工程を備える。例文帳に追加

In the fabricating method for the cold cathode device having a field emission cold cathode comprising a cathodic bus bar formed on a substrate and silicon electrically connected to the cathodic bus bar and a gate electrode arranged away from the electron emission cold cathode, a process is provided of adding an n-type impurity in an electron emitting area of the field emission cold cathode. - 特許庁

半導体基板と、半導体基板からそれぞれ突出され、互いに対向するように離隔された少なくとも一対のフィンと、一対のフィンの間に形成された絶縁層と、一対のフィン及び絶縁層の一部表面上に形成されたストレージノードと、ストレージノード上に形成されたゲート電極を備える。例文帳に追加

The device comprises a semiconductor substrate, at least one pair of fins each protruded from the semiconductor substrate and spaced such that they face each other, an insulating layer formed between the pair of fins, a storage node formed on the pair of fins and a part of the surface of the insulating layer, and a gate electrode formed on the storage node. - 特許庁

本発明に係るＣＭＯＳイメージセンサは複数のトランジスタを具備する第１導電型の半導体基板と、前記トランジスタのゲート電極とオーバーラップするアクティブ領域と、前記アクティブ領域と隣接する素子分離膜と、前記アクティブ領域と素子分離膜との間に形成される高濃度の第１導電型の不純物イオン領域とを含んでいることを特徴とする。例文帳に追加

The CMOS image sensor comprises a first conductivity type semiconductor substrate provided with a plurality of transistors, an active region overlapping the gate electrode of the transistor, an isolation region contiguous to the active region, and a first conductivity type heavily doped impurity ion region formed between the active region and the isolation region. - 特許庁

ドレイン領域内のトンネル領域と微細穴に埋め込まれる形で形成されたフローティングゲート電極の側面との間にはトンネル絶縁膜を設け、微細穴に接するドレイン領域の表面付近には、電気的にフローティング状態である第１導電型のトンネル防止領域を設けた。例文帳に追加

In the semiconductor nonvolatile memory device, a tunnel insulating film is provided between a tunnel region in a drain region and the side surface of a floating gate electrode formed in a form of being embedded in a fine hole, and a first conductivity type tunnel preventing region which is in an electrically floating state is provided in the vicinity of the surface of the drain region in contact with the fine hole. - 特許庁

また、ｐＭＯＳのゲート電極７の仕事関数ΦＭｐを、シリコンの電子親和力χsとシリコンのバンドギャップエネルギーＥgとを加えたものと、シリコンの真性フェルミ準位εｉとシリコンの真空準位とのエネルギー差Φｉとの間の値、すなわち、Φｉ＜ΦＭｐ＜χｓ＋Ｅｇの関係が成り立つように設定する。例文帳に追加

Besides, a work function ΦMp of a gate electrode 7 of pMOS is made into value between the added result of the electron affinity χs of silicon and a band gap energy Eg of silicon and the energy difference Φi of the intrinsic Fermi level εi of silicon and the vacuum level of silicon, namely, set so as to establish the relation of Φi<ΦMp<χs+Eg. - 特許庁

保護対象回路を静電気放電から保護するために保護対象回路に接続されている保護素子を備えている半導体装置において、保護素子の厚みを増やすことなく保護素子の素子面積を低減でき、かつＥＳＤ信号の印加部とゲート電極の間の抵抗値を容易に調整することができる保護素子を備えている半導体装置を提供する。例文帳に追加

To provide a semiconductor device having a protective element capable of reducing the element area of the protective element without increasing the thickness of the protective element and easily adjusting the value of resistance between the application section of an ESD signal and a gate electrode in a semiconductor device having a protective element connected to a circuit to be protected to protect the circuit to be protected from electrostatic discharge. - 特許庁

ゲート信号線２０３及びソース信号線２０４の上に窒化膜（例えばＴａ＋ＴａＮ）又は酸化膜（例えばＣｒ＋ＣｒＯ）１１５を積層することで低反射化し、或いは透明性導電材料（例えばＩＴＯ）を用いて信号線自体を低反射化して画素電極間に信号線が覗いて見えるのを防ぐ。例文帳に追加

An active matrix substrate 101 on which pixel electrodes made of a reflecting conductive material and thin film transistors(TFT) as switching elements are arranged into a matrix, and a CF substrate 102 on which a counter electrode and color filters(CF) are formed are disposed facing each other with a liquid crystal layer interposed. - 特許庁

この方法は、ＣＭＯＳソースおよびドレイン領域と、間に挟まれたウェル領域とを形成する工程と、ウェル領域の上の表面上に表面チャネルを堆積する工程と、表面チャネルの上に高ｋ誘電体を形成する工程と、高ｋ誘電体の上にゲート電極を形成する工程とを包含する。例文帳に追加

The method comprises: a step of forming a CMOS source, a drain region, and a well region sandwiched inbetween; a step of depositing a surface channel on the upper surface of the well region; a step of forming a high k dielectric on the surface channel; and a step of forming a gate electrode on the high k dielectric. - 特許庁

このため、ゲート電極３１に含まれる高融点金属の化合物膜の形成時期及び形成方法に依存することなく、半導体基体１７の露出表面が高融点金属で汚染されていない状態でエピタキシャル層３５ａを形成することができ、コレクタ−エミッタ間における電流リークのないベース層を形成することができる。例文帳に追加

Thus, the layer 35a can be formed in a state in which an exposed surface of the semiconductor base is not contaminated by the high melting point metal without depending upon a forming time and forming method of the compound film of the high melting point metal included in the electrode 31, and a base layer having no current leakage between a collector and an emitter can be formed. - 特許庁

ドレイン耐圧が大きく、・ドレイン・ソース領域とゲート電極間の容量が小さく、・フィールド酸化膜下に形成されたチャネルストップとソース・ドレイン領域の接合耐圧の高い、しかもそのドレイン耐圧を制御することのできる中耐圧構造を有するＭＯＳ型トランジスタを簡単なプロセスにより提供することを目的とする。例文帳に追加

To provide a MOS transistor having an intermediate breakdown voltage structure including a large drain breakdown voltage, small capacitance between a source-drain region and a gate electrode and a high junction breakdown voltage of a channel stop and the source-drain region formed under a field oxide film and capable of controlling the drain breakdown voltage by a simple process. - 特許庁

複数の縦型ＭＯＳＦＥＴ２１０が形成されたｎ^＋型半導体基板２１上のゲート電極２５およびソース領域２７を覆う層間絶縁膜２８にソース領域２７を露出するコンタクト孔２９が形成され、コンタクト孔２９の内部にバリアメタル膜３０を介して導電体プラグ３１が充填されている。例文帳に追加

A contact hole 29 which exposes a source region 27 is formed in an interlayer insulating film 28 covering a gate electrode 25 and a source region 27 on an n^+ type semiconductor substrate 21 wherein a plurality of longitudinal MOSFETs 210 are formed, and the contact hole 29 is filled with a conductor plug 31 via a barrier metal film 30. - 特許庁

ベース基板１００、多数の画素電極、多数の第１導電配線（ゲート線１１０）、多数の第２導電配線（データ線１４０）、第１導電配線と第２導電配線の交差部において第１導電配線と第２導電配線の間に介在される半導体パターン１３０を含むことを特徴とする。例文帳に追加

The array substrate includes a base substrate 100, a plurality of pixel electrodes, a plurality of first conductive lines (gate lines 110), a plurality of second conductive lines (data lines 140), and semiconductor patterns 130 interposed between the first conductive lines and the second conductive lines at crossing parts of the first and second conductive lines. - 特許庁

その後、改訂済みのデータ書き込み用マスクを用いて、メモリセルアレイ領域Ａ内の所望のＮＭＯＳのゲート電極６を中心とする領域上の部分及び他の回路と主回路との間に位置するフィールド酸化膜４上の部分に開口１３，１４を有するレジストパターン１２を形成する。例文帳に追加

After this, a resist pattern 12 having openings 13 and 14 is formed at a part on an area with the gate electrode 6 of a desired NMOS within a memory cell array area A, and at a part on the film 4 positioned another circuit and the main circuit by using a mask for writing revised data. - 特許庁

ＮＭＯＳトランジスタＭＮに並列に接続されたサージ保護回路１を設けたＮＭＯＳトランジスタ回路１０において、ＮＭＯＳトランジスタＭＮのバックゲートとＧＮＤとの間に抵抗Ｒ１を介在させることにより、ＮＭＯＳトランジスタの電極パッド２側の半導体端子に、サージ保護回路１よりも高い入力インピーダンスを与える。例文帳に追加

In an NMOS transistor circuit 10 where a surge protection circuit 1 connected in parallel with an NMOS transistor MN is provided, a resistance R1 is so interposed between the back gate of the NMOS transistor MN and GND, as to give to a semiconductor terminal present on the side of an electrode pad 2 of the NMOS transistor an input impedance higher than that of the surge protecting circuit 1. - 特許庁