「ゲート電極間」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

さらに、制御ゲート電極２４の尖端部２６からフローティングゲート電極２２に電子を注入する処理と、フローティングゲート電極２２の尖端部２６から制御ゲート電極２４に電子を抜き取る処理とを、チャネル半導体と制御ゲート電極２４との間に印加される電圧によって制御する。例文帳に追加

Furthermore, the processing of injecting electrons from the pointed end 26 of the control gate electrode 24 into the floating gate electrode 22, and the processing of injecting electrons from the pointed end 26 of the floating gate electrode 22 into the control gate electrode 24 are controlled by a voltage applied between the channel semiconductor and the control gate electrode 24. - 特許庁

２層ゲート電極構造の不揮発性メモリセルと同じゲート電極構造によって周辺回路用のＭＯＳＱＡのゲート電極ＧＡを構成し、そのゲート電極ＧＡを構成する導体膜４，６間を接続するコンタクトホールＳＣを、そのゲート電極ＧＡの平面内において活性領域ＬＡと平面的に重なる位置に配置した。例文帳に追加

The gate electrode GA of MOSQA for a peripheral circuit is constituted by the same gate electrode structure as a nonvolatile memory cell of a two-layer gate electrode structure, and a contact hole SC connecting between conductive films 4 and 6 which constitute the gate electrode GA is arranged in a position where it flatly overlaps an active area LA in the plane of the gate electrode GA. - 特許庁

２層ゲート電極構造の不揮発性メモリセルと同じゲート電極構造によって周辺回路用のＭＯＳＱＡのゲート電極ＧＡを構成し、そのゲート電極ＧＡを構成する導体膜４，６間を接続するコンタクトホールＳＣを、そのゲート電極ＧＡの平面内において活性領域ＬＡと平面的に重なる位置に配置した。例文帳に追加

A gate electrode GA of a MOSQA for a peripheral circuit is configured with the same gate electrode structure as that of a nonvolatile memory cell having a two-layer gate electrode structure, and a contact hole SC for connecting conductive films 4 and 6 constituting the gate electrode GA is arranged at a position at which it overlaps in the plane with an active region LA in a plane of the gate electrode GA. - 特許庁

基板上に形成されたゲート電極と、ゲート電極を含んだ基板上に形成されたゲート絶縁膜と、ゲート絶縁膜の上部に形成されたソース・ドレイン電極と、ソース・ドレイン電極の下部そしてソース・ドレイン電極間のゲート絶縁膜上に形成されたグルー層とを備える有機薄膜トランジスタである。例文帳に追加

The organic thin-film transistor includes a gate electrode formed on a substrate, a gate insulating film formed on the substrate including the gate electrode, source/drain electrodes formed on an upper part of the gate insulating film, and glue layers formed on upper parts of the source/drain electrodes and the gate insulating film between the source/drain electrodes. - 特許庁

選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間のギャップ部側に多結晶シリコン膜からなる第１メモリゲート電極ＭＧ１を設け、ソース領域Ｓｒｍ側に第１メモリゲート電極ＭＧ１を構成する多結晶シリコン膜よりも不純物濃度の高い多結晶シリコン膜からなる第２メモリゲート電極ＭＧ２を設ける。例文帳に追加

A first memory gate electrode MG1 consisting of a polycrystalline silicon film is formed on the gap-section side between a selective gate electrode CG and a memory gate electrode MG, and a second memory gate electrode MG2 consisting of the polycrystalline silicon film having an impurity concentration higher than that of the polycrystalline silicon film configuring the first memory gate electrode MG1 is formed on the source-region Srm side. - 特許庁

ゲート電極−ドレイン配線間容量、ゲート電極−ドレイン拡散領域間容量及びゲート電極−ドレイン電極間容量などの素子容量を低減することができる半導体装置及びその製造方法を提供する。例文帳に追加

To provide a semiconductor device that can be reduce the capacitance, such as the gate electrode-drain wiring capacitance, gate electrode-drain diffusion region capacitance, gate electrode-drain electrode capacitance, etc., and to provide a method of manufacturing the device. - 特許庁

ゲート配線電極を梯子状のパターンとし、スイッチＭＭＩＣの全てのソース電極−ドレイン電極間に、ゲート配線電極を配置する。例文帳に追加

In the switch MMIC, a gate wiring electrode is formed as a ladder-like pattern so that the gate wiring electrode is disposed between all source electrodes and drain electrodes of the switch MMIC. - 特許庁

ゲート電極とドレーン電極の形状を新しい構造に設計して、ドレーン電極とゲート電極間の寄生容量Ｃ_GDを最小化し高画質の液晶パネルを提供する。例文帳に追加

To design shapes of a gate electrode and a drain electrode into a new structure, to miniaturize parasitic capacity CGD between the drain electrode and the gate electrode and to provide a liquid crystal panel of high picture quality. - 特許庁

ＨＦＥＴのゲート電極５とドレイン電極４との間に、電位が浮遊したフローティング電極６を設けることで、ゲート電極５端部への電界集中を抑制し、高耐圧を実現する。例文帳に追加

Concentration of field to ends of a gate electrode 5 is controlled to realize high voltage resistance by providing a floating electrode 6 floated in potential between a gate electrode 5 and a drain electrode 4 of HFET. - 特許庁

ゲート電極とソース電極、あるいはゲート電極とドレイン電極との間の寄生容量が低減され、ソース／ドレイン耐圧の低下が防止された半導体装置およびその製造方法を提供する。例文帳に追加

To provide a semiconductor device, where parasitic capacitance between a gate electrode and a drain electrode or between a gate electrode and a drain electrode is lessened, and a breakdown voltage between a source and a drain is prevented from deteriorating. - 特許庁

キャリア供給層１４の上には、凹部１４ｂを充填するようにゲート電極１５が設けられていると共に、ゲート電極１５の側方に間隔をおいてソース電極１６及びドレイン電極１７が設けられている。例文帳に追加

On the carrier supply layer 14, a gate electrode 15 is provided so as to fill the recessed portion 14b, and a source electrode 16 and a drain electrode 17 are provided by leaving a space in a sideward way of the gate electrode 15. - 特許庁

このトライアック１０においては、シリコンのダイオード３１、３２が、ゲート電極１３からＴ１電極１１に向かう方向が順方向となるべく、Ｔ１電極１１とゲート電極１３との間に直列に設置される。例文帳に追加

In the triac 10, silicon diodes 31 and 32 are arranged in series between the T1 electrode 11 and the gate electrode 13 so that a direction running from the gate electrode 13 to the T1 electrode 11 becomes a forward direction. - 特許庁

本発明の電子放出素子は、ゲート電極のカソード電極と対向する面側に絶縁体を形成し、絶縁体の厚さが、カソード電極とゲート電極間の距離よりも小さいことを特徴とする。例文帳に追加

In the electron emission element, an insulator is formed on the surface of a gate electrode opposite to a cathode electrode and the thickness of the insulator is less than a distance between the cathode electrode and the gate electrode. - 特許庁

ドレイン電極をゲート電極上にのみ配置し、厚い絶縁層を介してドレイン電極に絵素電極を接続することでゲート・ドレイン間の寄生容量を一定の値に保つことができる。例文帳に追加

A method for driving a liquid crystal display unit comprises steps of disposing a drain electrode only on a gate electrode, and connecting a pixel electrode to the drain electrode via a thick insulation layer, so that a parasitic capacity between the gate and the drain can be held to be a fixed value. - 特許庁

メモリゲート電極１０５同士の間には、上面の高さ位置がメモリゲート電極１０５の上面の高さ位置よりも低いゲート間絶縁膜１０８が形成されいる。例文帳に追加

Between the memory gate electrodes 105, gate insulating films 108 are formed for insulation between the memory gate electrodes 105, with their top surfaces lower than those of the memory gate electrodes 105. - 特許庁

選択ゲート電極ＳＬは制御ゲート電極ＷＬを形成する間、浮遊ゲート２０４ａ及び共通ソース領域ＣＳＬの間の半導体基板上に形成することができる。例文帳に追加

The select gate electrode SL may be formed on the semiconductor substrate between the floating gate 204a and the common source region CSL while the control gate electrode WL is formed. - 特許庁

この構造では、ゲート・ソース間にソース電極に対するゲート電極の電位が負になる方向を順バイアスとする整流ダイオードが組み込まれているので、強い負電位がゲート・ソース間に印加されることがなくなる。例文帳に追加

Since a rectifying diode having forward bias in the direction where the potential of the gate electrode becomes negative with respect to the source electrode is fabricated between a gate and source, a significant negative potential is not applied between the gate and source. - 特許庁

高温プロセスを要することなく、優れたデバイス特性を保持するも、近時におけるゲート長及びゲート電極構造間距離の更なる幅狭化に対応してゲート電極構造間の充分な埋め込み性を確保する。例文帳に追加

To keep excellent device characteristics without a high temperature process and moreover to attain a sufficient embedding property between gate electrode structures coping with the elongation of a current gate length and further reduction in the width of the distance between the gate electrode structures. - 特許庁

ＯＦＥＴは、ゲート電極、ソース電極及びドレイン電極の間に形成された有機分子の単層も有する。例文帳に追加

The OFET has single layers of organic molecules formed between a gate electrode and a source electrode, a drain electrode. - 特許庁

ゲート電極８は、ソース電極６とドレイン電極７の間で、電子供給層４に接して形成されている。例文帳に追加

A gate electrode 8 is formed between the source electrode 6 and the drain electrode 7 while being in contact with the electron supply layer 4. - 特許庁

ソース電極とドレイン電極との間の、上側電子供給層の上に、ゲート電極が配置されている。例文帳に追加

Between the source electrode and the drain electrode, a gate electrode is arranged on the upper side electron supply layer. - 特許庁

バリア層４上におけるソース電極５とドレイン電極６との間の領域にはゲート電極７が設けられている。例文帳に追加

A gate electrode 7 is provided in the region between the source electrode 5 and the drain electrode 6 on the barrier layer 4. - 特許庁

第１ゲート電極１０は、主面上においてソース電極４０とドレイン電極５０との間に設けられる。例文帳に追加

The first gate electrode 10 is provided between the source electrode 40 and the drain electrode 50 on the main surface. - 特許庁

ゲート電極４３は、ソース電極４１とドレイン電極４２との間であって第２の半導体層３４の上方に設けられている。例文帳に追加

A gate electrode 43 is provided between the source electrode 41 and the drain electrode 42 above the second semiconductor layer 34. - 特許庁

ゲート電極とソース電極及びドレイン電極との間のリーク電流を防止することのできる有機トランジスタを提供する。例文帳に追加

To provide an organic transistor capable of preventing the leakage current between the gate electrode and the source electrode and the drain electrode. - 特許庁

高抵抗領域は、ゲート電極５に電圧を印加していない時のソース電極３とドレイン電極７間の電流の流れを抑制する。例文帳に追加

The high-resistance region suppresses the flow of the current interposed between the source and drain electrodes 3, 7 when applying no voltage to the gate electrode 5. - 特許庁

ゲート電極１５は、ｉ−ＧａＮ層９上に設けられたソース電極１１とドレイン電極１３との間に設けられている。例文帳に追加

The gate electrode 15 is arranged between a source electrode 11 and a drain electrode 13 which are formed on the i-GaN layer 9. - 特許庁

ゲート電極３は、電子注入電極５および正孔注入電極６の間の領域を含む領域に対向して設けられている。例文帳に追加

The gate electrode 3 is formed in a region including a region between the injection electrode 5 and the hole injection electrode 6 by facing them. - 特許庁

第１のゲート電極５１は、第１の主電極４１の一部と対向する第２の主電極４２の一部との間に配設される。例文帳に追加

The first gate electrode 51 is disposed between a part of the first main electrode 41 and a part of the second main electrode 42 which faces the part of the first main electrode 41. - 特許庁

ドレイン電極２６とゲート電極２８との間に設けられたＳＢＤ金属電極３０がＡｌＧａＮ層２０とショットキー接合されている。例文帳に追加

An SBD metal electrode 30 provided between a drain electrode 26 and a gate electrode 28 is Schottky-joined to an AlGaN layer 20. - 特許庁

ゲート三極管には、フィールドエミッタの陰極と陽極との間に物理的なゲート電極があり、反転ゲート三極管には、ゲートと陽極との間に物理的なフィールドエミッタ陰極がある。例文帳に追加

A gate triode has a physical gate electrode between a cathode and an anode of a field emitter, and an inversion gate triode has a physical field emitter cathode between a gate and the anode. - 特許庁

ゲート電極の間隔が狭い領域においても、層間絶縁膜を隙間無く形成する。例文帳に追加

To form an interlayer insulation film without any gap in an area narrow in the interval of a gate electrode. - 特許庁

次に、高抵抗ダイヤモンド層４上にゲート絶縁膜５を形成し、ゲート電極形成予定領域とソース電極形成予定領域との間及びゲート電極形成予定領域とドレイン電極形成予定領域との間に保護膜６ａ及び６ｂを形成する。例文帳に追加

Subsequently, a gate insulating film 5 is formed on the high resistance diamond layer 4, and protective films 6a and 6b are formed between a gate electrode forming region and a source electrode forming region and between the gate electrode forming region and a drain electrode forming region. - 特許庁

そして、ＴＦＴ７は、ゲート配線１及び画素電極１２のうち少なくとも一方と平面的に重なる部分を持たず、ゲート電極８とゲート配線１間及びドレイン電極５と画素電極１２間のうち少なくと一方が電気的に未接続である。例文帳に追加

Further the TFT 7 does not have a section overlapping with at least one out of the gate wire 1 and the pixel electrode 12 in plane view, and at least one out of an interval between the gate electrode 8 and the gate wire 1 and that between the drain electrode 5 and the pixel electrode 12 is electrically unconnected. - 特許庁

ゲート導電体３０を基板表面に引き出すゲート領域では、ゲート領域トレンチ２２内をゲート導電体３０で完全に埋めるとともに、ゲート導電体３０が基板表面に残らないようにし、ゲート導電体３０とドレイン電極間の耐圧不良や短絡故障の発生を回避する。例文帳に追加

Moreover, the gate conductor 30 is not left on the surface of the substrate so as to avoid the poor withstand voltage between the gate conductor 30 and the drain electrode and the occurrence of a short-circuiting failure. - 特許庁

ゲート電極19を覆いゲート絶縁膜14上に層間窒化シリコン膜26および層間酸化シリコン膜27を順次積層する。例文帳に追加

An interlayer silicon nitride film 26 and an interlayer silicon oxide film 27 are sequentially laminated on a gate insulating film 14 so as to cover a gate electrode 19. - 特許庁

前記導電性スペーサ間の溝に形成されたゲート電極と半導体基板間にはゲート酸化膜が介在される。例文帳に追加

Therefor, an ONO film and the semiconductor substrate are squarely positioned below the conductive spacers having the spacer shapes, and a SONOS structure including the self-aligned charge trapping layer is formed. - 特許庁

半導体基板上に形成された一対の電流入力電極と、一対の電圧出力電極を有するホール素子において、前記一対の電流入力電極間に形成された少なくとも１個以上のゲート電極を備え、前記一対の電流入力電極の一方の電流入力電極は、前記ゲート電極に接近し、かつ、ゲート電極を囲むように凹形形状に形成される。例文帳に追加

The Hall element which has a couple of current input electrodes and a couple of voltage output electrodes formed on a semiconductor substrate is equipped with at least one or more gate electrodes formed between the couple of current input electrodes; and one of the couple of current input electrodes is formed closely to the gate electrode in a recessed shape surrounding the gate electrode. - 特許庁

ゲート電極層と高誘電係数のゲート誘電層の間に、テトラクロロシランとアンモニアとの化学反応で、ゲート電極層内不純物の拡散を阻止するための窒化シリコン障壁層を形成する。例文帳に追加

A silicon nitride barrier layer for preventing the diffusion of in-gate electrode layer impurity is formed by the chemical reaction of tetrachlorosilane and ammonia between a gate electrode layer and a gate dielectric layer with a high dielectric coefficient. - 特許庁

シリコン基板１にゲート絶縁膜４を介してゲート電極ＧＭが形成され、ゲート電極ＧＭの間にソース領域Ｓ、ドレイン領域Ｄが設けられる。例文帳に追加

A gate electrodes GM are formed on a silicon substrate 1 via a gate insulating film 4, and a source region S and a drain region D are provided between the gate electrodes GM. - 特許庁

ゲート電極構造３１は、ゲート電極構造２１，２２間の領域で半導体基板１０上にゲート絶縁膜１４を介して形成されている。例文帳に追加

The gate electrode structure 31 is formed on a semiconductor substrate 10 in a region between the gate electrode structures 21, 22 via a gate insulation film 14. - 特許庁

異なる極性のゲート電極における、ゲート電極間の加工寸法差が小さく、かつ、ゲート絶縁膜や半導体基板に与えるダメージを極力低減させる半導体装置の製造方法を提供する。例文帳に追加

To provide a process for fabricating a semiconductor device in which processing tolerance between gate electrodes of different polarity is small and damage on a gate insulating film or a semiconductor substrate is minimized. - 特許庁

制御ゲート電極に印加するバイアスを効率的に浮遊ゲート電極に印加でき、且つ隣接ゲート間容量を低減可能な不揮発性半導体記憶装置を提供する。例文帳に追加

To provide a nonvolatile semiconductor memory device wherein the bias applied to a control gate electrode can be effectively applied to floating gate electrodes and the capacity between adjacent gates can be reduced. - 特許庁

ソース領域２と延長ドレイン領域３との間にはゲート絶縁膜を介してゲート電極１０が形成され、ゲート電極１０および半導体基板１の表面は絶縁膜１２により覆われている。例文帳に追加

A gate electrode 10 is formed via a gate insulating film between the source region 2 and an extension drain region 3, and the gate electrode 10 and the surface of the semiconductor substrate 1 are covered with an insulating film 12. - 特許庁

そして、ドレイン領域４とソース領域３との間に所定の電位差を設けることにより、制御ゲート電極７からインターゲート９へ電子を移動させ、更にこの電子を加速して浮遊ゲート電極１１に注入する。例文帳に追加

A prescribed potential difference is produced between the drain region 4 and the source region 3, by which electrons are moved from the control gate electrode 7 to the N-type intergate 9 and furthermore accelerated to be injected into the floating gate electrode 11. - 特許庁