「ゲート電極間」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

したがって、チャンネル領域１４の上にゲート電極金属が配置されないことになり、ゲート−ドレイン間やゲート−ソース間に生じる寄生容量を低減できる。例文帳に追加

Thus, no gate electrode metal is arranged on the channel region 14, reducing the parasitic capacity which is produced between the gate and the drain or the gate and the source. - 特許庁

さらに、リフトオフ法によるゲート電極形成によって、ゲート・ソース間及びゲート・ドレイン間の、不要な寄生容量が存在せず、高周波特性の改善が可能となる。例文帳に追加

High-frequency characteristics not causing unnecessary parasitic capacity between a gate and a source and between the gate and a drain can be improved by forming a gate electrode by a lift-off method. - 特許庁

第１の電極と、第１の電極を覆うゲート絶縁層と、ゲート絶縁層と接して且つ第１の電極と重畳する酸化物半導体層と、酸化物半導体層の端部を覆う一対の第２の電極と、一対の第２の電極及び酸化物半導体層を覆う絶縁層と、絶縁層に接して且つ一対の第２の電極の間に設けられる第３の電極と、を有し、一対の第２の電極は酸化物半導体層の端面に接する半導体装置である。例文帳に追加

The pair of second electrodes contacts the end faces of the oxide semiconductor layer. - 特許庁

ゲート電極１２２及びドレイン電極１１８との間に位置する第４の電極１２６を具備し、ゲート電極とドレイン電極との距離をＬ_ｇｄとし、かつ、ドレイン電極と第４の電極との距離を（ＦＰ２−Ｄ）としたとき、０．２５≦（ＦＰ２−Ｄ）／Ｌ_ｇｄ≦０．５となるように、第４の電極を配設する。例文帳に追加

The transistor comprises a fourth electrode 126 so disposed between a gate electrode 122 and a drain electrode 118 as to meet the expression 0.25≤(FP2-D)/L_gd≤0.5, where L_gd is the distance between the gate and drain electrodes, and (FP2-D) is the distance between the drain electrode and the fourth electrode. - 特許庁

第２のスペーサ層３０は、ゲート電極２４とドレイン電極２２との間、およびゲート電極２４とソース電極２０との間にある第１のスペーサ層２８の少なくとも一部の上と、フィールドプレート３２の少なくとも一部の上に形成される。例文帳に追加

A second spacer layer 30 is formed on at least part of the field plate 32 and on at least part of the first spacer layer 28 between the gate electrode 24 and the drain electrode 22 and between the gate electrode 24 and the source electrode 20. - 特許庁

電界効果型トランジスタを成すように、半導体基板上に形成された２個のオーミック電極３９，４０と、上記２個のオーミック電極の間に配置された少なくとも２個のゲート電極４１，４２と、隣り合うゲート電極の間に挟まれて配置された導電領域４５とが備えられる。例文帳に追加

Two ohmic electrodes 39, 40 formed on a semiconductor substrate, at least two gate electrodes 41, 42 arranged between the two ohmic electrodes 39, 40, and a conductive region 45 interposed between adjacent gate electrodes are provided to constitute a field effect transistor. - 特許庁

各セル１１間の隙間には、ソースフィンガー電極１３ａを接続したバイアホール１２付ソース電極配線１３と、ゲートフィンガー電極１４ａを接続したゲート電極配線１４と、が対称性を鑑みて配置される。例文帳に追加

In the gap between each cell 11, source electrode wiring 13 with a via hole 12 connected with a source finger electrode 13a, and a gate electrode wiring 14 connected with a gate finger electrode 14a are arranged in view of the symmetry. - 特許庁

かかる構成により第２薄膜トランジスタ１５は、電流量の減少を抑制しつつ、ソース／ドレイン電極１９とゲート電極２１との間における短絡発生確率を、ソース／ドレイン電極２０とゲート電極２１との間における短絡発生確率よりも低減している。例文帳に追加

Due to such a structure, the second thin-film transistor 15 suppresses the quantity of current, and further reduces the probability of shortcircuiting between the source/drain electrode 19 and the gate electrode 21 than that between the source/drain electrode 20 and the gate electrode 21. - 特許庁

ゲート電極１０とドレイン電極８の間である第１領域及びゲート電極１０とソース電極９の間である第２領域のうち、少なくとも第１領域のキャップ層５において少なくとも１箇所にトレンチが形成される。例文帳に追加

In a first region between the gate electrode 10 and the drain electrode 8, and in a second region between the gate electrode 10 and the source electrode 9, a trench is formed in at least one portion in at least the cap layer 5 of the first region. - 特許庁

ゲート電極およびキャパシタ下部電極とを有し、その上に形成されたゲート絶縁膜を介してゲート絶縁膜に接してソース電極及びドレイン電極が配置されており、ソース電極及びドレイン電極の間隙を埋めるように半導体層が配置されており、その上に形成された層間絶縁膜を介して画素電極が配置されてなり、平面配置的に見てソース電極が孤立島パターンであり、ゲート電極がソース電極及びドレイン電極の間にあってソース電極をほぼ囲むＣ字状であり、ドレイン電極がゲート電極をほぼ囲むＣ字状であって、ソース電極の内部にキャパシタ下部電極を有する薄膜トランジスタ装置。例文帳に追加

In the plan view arrangement, the source electrode is formed in isolated insular pattern, the drain electrode is formed between the source electrode and the gate electrode in C-shape substantially surrounding the source electrode, the drain electrode is formed in C-shape substantially surrounding the gate electrode, and the capacitor lower electrode is provided in the source electrode. - 特許庁

互いに離間して配置されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間を埋め込むように配置された有機半導体膜と、ゲート絶縁膜を介して前記有機半導体膜と対向するように配置されたゲート電極と、を有し、前記ゲート絶縁膜は、シンジオタクチックポリプロピレン又はポリ１ブテンの少なくとも一方を含む。例文帳に追加

The organic transistor includes a source electrode and a drain electrode that are spaced and located, an organic semiconductor film deposited so as to fill a gap between the source electrode and the drain electrode, and a gate electrode deposited so as to be opposed to the organic semiconductor film through a gate insulator including at least one of syndiotactic polypropylene and poly 1-butene. - 特許庁

半導体記憶装置の製造方法は、半導体基板１０１の上方に浮遊ゲート電極ＦＧを形成する工程と、この浮遊ゲート電極ＦＧの上方に電極間絶縁膜１０８を形成する工程と、ラジカル窒化により、電極間絶縁膜１０８の表面にラジカル窒化膜１０９を形成する工程と、このラジカル窒化膜１０９上に制御ゲート電極ＣＧを形成する工程とを具備する。例文帳に追加

The method of manufacturing a semiconductor memory device includes steps of: forming a floating gate electrode FG above a semiconductor substrate 101; forming an electrode-to-electrode insulating film 108 above the floating gate electrode FG; forming a radical nitride film 109 on the surface of the insulating film 108 through radical nitriding; and forming a control gate electrode CG on the radical nitride film 109. - 特許庁

ゲートとドレイン電極との間およびゲートとソース電極との間の複数の活性領域の表面の少なくとも一部分上にスペーサ層２８がある。例文帳に追加

A spacer layer 28 is on at least part of the surface of the plurality of active region between the gate and drain electrodes and between the gate and source electrodes. - 特許庁

半導体基板１０上に狭い間隔で配置された複数のゲート電極１２と、当該ゲート電極１２を被覆する層間絶縁膜２０とを備える。例文帳に追加

The semiconductor device has a plurality of gate electrodes 12, disposed on a semiconductor substrate 10 at narrow intervals and an interlayer insulating film 20 covering the gate electrodes 12. - 特許庁

上方部ＷＧ−Ｕと第２ゲート電極ＣＧ１、ＣＧ２との間隔は、下方部ＷＧ−Ｌと第２ゲート電極ＣＧ１、ＣＧ２との間隔より大きい。例文帳に追加

A distance between the upper portion WG-U and the second gate electrodes CG1, CG2 is larger than that between the lower portion WG-L and the second gate electrodes CG1, CG2. - 特許庁

この絶縁膜６が、ソース領域７とゲート電極５との間またはドレイン領域８とゲート電極５との間のリーク電流経路を遮断する。例文帳に追加

This insulating film 6 interrupts a leakage current path between the source region 7 and the gate electrode 5 or between the grain region 8 and the gate electrode 5. - 特許庁

そしてゲート電極４上に層間絶縁膜６を形成し、層間絶縁膜６に、ゲート電極４上に位置する接続孔６ａを形成する。例文帳に追加

An interlayer insulation film 6 is formed on the gate electrode 4, and a connection hole 6a disposed on the gate electrode 4 is formed on the interlayer insulation film 6. - 特許庁

また、フローティングディフュージョン領域８と出力ゲート電極６との間の距離Ｌ１は、フローティングディフュージョン領域８とリセットゲート電極１１との間の距離Ｌ２よりも大きい。例文帳に追加

Further, the distance L1 between the floating diffusion region 8 and the output gate electrode 6 is set larger than the distance L2 between the floating diffusion region 8 and the reset gate electrode 11. - 特許庁

ゲート電極２ａ、２ｂの両側面上にゲート電極２ａ、２ｂ間の間隔の半分以上の幅を有するサイドウォール絶縁膜１２がそれぞれ形成されている。例文帳に追加

Sidewall insulating films 12, each having a width as large as half the distance between the electrodes 2a and 2b or more, are formed on both side surfaces of the electrodes 2a and 2b, respectively. - 特許庁

ＭＩＳＦＥＴにおけるゲート電極とＮ型ソース・ドレイン領域５との間で規定される第２の閾値電圧は、ゲート電極とＮ型ソース・ドレイン領域４との間で規定される第１の閾値電圧よりも大きい。例文帳に追加

The second threshold voltage defined between the gate electrode and N-type source/drain region 5 is larger than the first threshold voltage defined between the gate electrode and the N-type source/drain region 4 in the MISFET. - 特許庁

そして、ゲート電極１８とソースコンタクト３４間距離が、ゲート電極１８とドレインコンタクト３２間距離よりも広いことを特徴としている。例文帳に追加

In this case, the distance between the gate electrode 18 and a source contact 34 is larger than that between the gate electrode 18 and a drain contact 32. - 特許庁

不揮発性メモリ素子の島状半導体領域とフローティングゲート電極間、および、トランジスタの島状半導体領域とゲート電極間には、第１の絶縁膜と第２の絶縁膜の積層膜が形成されている。例文帳に追加

A stacked film of a first insulating film and a second insulating film is formed between an island-shaped semiconductor region and a floating gate electrode of the nonvolatile memory element and between an island-shaped semiconductor region and a gate electrode of the transistor. - 特許庁

これにより、チャネル領域４と制御ゲート電極７との間の絶縁膜８，３２の膜厚が、ソース・ドレイン領域３と制御ゲート電極７との間の絶縁膜８，１０，３０の膜厚よりも小さくなっている。例文帳に追加

Through these procedures, the film thicknesses of the insulating films 8 and 32 between the channel regions 4 and the control gate electrodes 7 is made smaller than the film thickness of the insulating films 8, 10, 30 between the source drain regions 3 and the control gate electrodes 7. - 特許庁

半導体層31の端面とゲート電極33との間の絶縁膜による絶縁性を確保でき、半導体層31とゲート電極33の端面近傍との間での電気的リークを確実に抑制できる。例文帳に追加

Insulation by the insulating film between the end surface of the semiconductor layer 31 and the gate electrode 33 can be secured, and an electric leak is surely suppressed between the semiconductor layer 31 and the vicinity of an end surface of the gate electrode 33. - 特許庁

第２半導体層１６上にゲート電極１５を覆う層間絶縁膜２２を形成し、層間絶縁膜２２にゲート電極１５を露出するコンタクト孔２１を形成する。例文帳に追加

On the 2nd semiconductor layer 16, an interlayer insulating film 22 is formed which covers the gate electrode 15 and in the interlayer insulating film 22, a contact hole 21 which exposes the gate electrode 15 is formed. - 特許庁

続いて、ダミーゲート電極３を覆う状態で、混晶層８上に、層間絶縁膜１２を形成し、ダミーゲート電極３の表面が露出するまで、層間絶縁膜１２を除去する。例文帳に追加

An interlayer insulating film 12 is formed on the mixed crystal layer 8 to cover the dummy gate electrode 3, and the interlayer insulating film 12 is removed until the surface of the dummy gate electrode 3 is exposed. - 特許庁

あるいは、第２配線２０と薄膜トランジスタのゲート電極１５間の距離Ｂが第１配線１８とゲート電極１５間の距離よりも大とされている。例文帳に追加

Otherwise, a distance B between the second line 20 and the gate electrode 15 of the thin-film transistor is set to be larger than the distance between the first line 18 and the gate electrode 15. - 特許庁

前記ゲート電極膜における前記半導体部材に対向した端部には、前記一方向に沿って突出した凸部が設けられており、前記ゲート電極膜間の空間の一部は気体層となっている。例文帳に追加

A convex portion which projects along the certain direction is provided at an end portion opposite to the semiconductor member in the gate electrode film, and a layer of gas is formed in a part of space between the gate electrode films. - 特許庁

また、ゲート電極７の凸部７１（７２）と量子細線９との間の距離ｔ１は、ゲート電極７の凸部７１（７２）以外の部分と量子細線９との間の距離ｔ２よりも小さい。例文帳に追加

Further, the distance t1 between the projection portion 71 (72) of the gate electrode 7 and the quantum wire 9 is smaller than the distance t2 between the part of the gate electrode 7 other than the projection portion 71 (72) and the quantum wire 9. - 特許庁

第１のＰ型拡散領域ＰＤ２１は、第１のゲート電極Ｇ１ｂと第２のゲート電極Ｇ１ａとの間隙領域近傍まで延設され、かつ、当該間隙領域には形成されていない。例文帳に追加

The first P-type diffusion region PD21 extends near a spacing region between the first gate electrode G1b and the second gate electrode G1a, but is not formed in the spacing region. - 特許庁

エリアペナルティを被ることなく制御ゲート電極をワード線方向の２セル間で分離し、それにより制御ゲート電極，ビット線およびワード線間の結合容量を低減して動作高速を上げる。例文帳に追加

To separate a control gate electrode between two cells in the direction of a word line without receiving an area penalty, thereby decreasing a coupling capacity among a control gate electrode, a bit line and the word line to enhance operation high speed. - 特許庁

不揮発性半導体メモリは、半導体基板１と、半導体基板１上にゲート絶縁膜１０を介して形成された第１ゲート電極ＷＧと、第１ゲート電極ＷＧの側方に形成され第１ゲート電極ＷＧから電気的に絶縁された第２ゲート電極ＣＧ１、ＣＧ２と、半導体基板１と第２ゲート電極ＣＧ１、ＣＧ２との間に少なくとも形成された電荷トラップ膜３０と、を備える。例文帳に追加

The nonvolatile semiconductor memory includes: a semiconductor substrate 1; a first gate electrode WG formed on the semiconductor substrate 1 through a gate insulating film 10; second gate electrodes CG1, CG2 formed in a side direction of the first gate electrode WG and electrically insulated from the first gate electrode WG; and an electric charge trapping film 30 formed at least between the semiconductor substrate 1 and the second gate electrodes CG1, CG2. - 特許庁

これによって、ゲート−ドレインの間の寄生容量を最小化し、ゲート電極領域がカバーする領域内にドレイン及びソース電極を配置することで、ドレイン−ゲートの間のカップリング容量を最小化させかつトランジスタの配置空間を減らすことができる。例文帳に追加

This minimizes the parasite capacitance between the gate and drain, and disposes the drain and source electrodes in the region covered by the gate electrode region, thus making it possible to minimize the coupling capacitance between the drain and gate, and to reduce the space where the transistor is disposed. - 特許庁

ゲート外部接続電極１０が露出している箇所であるゲートパッド１２下に、層間絶縁膜７を介してポリシリコンの内蔵ゲート抵抗６を形成する。例文帳に追加

An incorporated gate resistor 6 of silicon is formed beneath a gate pad 12 where the external connection electrode 10 of gate is exposed through a interlayer insulation film. - 特許庁

基板とゲート電極との間に形成されるゲート絶縁膜であって、半導体チップが小型化した場合にもトンネルリーク電流を抑えることができるゲート絶縁膜を得る。例文帳に追加

To provide a gate insulation film which is formed between a substrate and a gate electrode and can suppress tunnel leakage current, even if a semiconductor chip is reduced in size. - 特許庁

これにより、ゲート直列抵抗素子８とゲート電極との間のゲート配線の配線インダクタンスと対地寄生容量とを低減することができるため、スイッチング特性、サージ耐量を大幅に改善することができる。例文帳に追加

Consequently, the wiring inductance and the ground parasitic capacity of the gate wirings between the gate series resistance element 8 and a gate electrode can be reduced, so the switching characteristics and surge tolerance can be significantly improved. - 特許庁

エクステンション領域５，５′を含むソース・ドレイン領域４，４′間上にゲート絶縁膜７が形成され、ゲート絶縁膜７上にゲート電極８が形成される。例文帳に追加

A gate insulating film 7 is formed between the source/drain regions 4 and 4' including the extension regions 5 and 5' and a gate electrode 8 is formed on the gate insulating film 7. - 特許庁

素子分離領域１２間のシリコン基板１１上にはゲート絶縁膜１３が形成され、ゲート絶縁膜１３上にはゲート電極１４が形成されている。例文帳に追加

A gate insulating film 13 is formed on a silicon substrate 11 between element isolation regions 12, and a gate electrode 14 is formed on the gate insulating film 13. - 特許庁

ゲート絶縁膜とゲート電極の間に薄膜金属層を有する半導体装置において、薄膜金属層を構成する金属がゲート絶縁膜に混入するのを防ぐ。例文帳に追加

To provide a semiconductor device including a thin film metal layer between a gate insulating film and a gate electrode by which mixing of metal constituting the thin film metal layer into the gate insulating film is prevented. - 特許庁

ゲート配線１０５は、Ｐ型不純物拡散領域１０１とＮ型不純物拡散領域１０２との間に、ゲート電極１０３及び１０４よりもゲート長方向の幅が大きいコンタクト部１０５ａを有している。例文帳に追加

A gate wiring 105 has a contact 105a with a width in the gate-length direction larger than gate electrodes 103 and 104, between a p-type impurity diffusion region 101 and an n-type impurity diffusion region 102. - 特許庁

この後、厚いゲート側壁９を除去する際に、狭スペース素子のゲート電極間に埋まっているゲート側壁材形成用の絶縁膜も同時に除去する。例文帳に追加

Thereafter, the gate side wall forming insulating film embedded in a gap between the gate electrodes of the narrow-space element is removed when the thick gate side wall 9 is removed. - 特許庁

半導体装置１００は，ゲート絶縁膜２４と絶縁層２３との間（すなわち，ゲート電極２２の下側の角部周辺）に，ゲート絶縁膜２４よりも幅が大きい拡張絶縁領域２４１を有している。例文帳に追加

The semiconductor device 100 has an extended insulation region 241 with a larger width than a gate insulation film 24 between the gate insulation film 24 and an insulating layer 23 (namely, in the corner perimeter of the lower side of a gate electrode 22). - 特許庁

アレイ基板１は、チャネル層１９と、ゲート絶縁膜２１と、ゲート配線と、ゲート電極２３と、層間絶縁膜２５と、非晶質シリコン層２７ａと、データ配線と、を備えている。例文帳に追加

The array substrate 1 includes a channel layer 19, a gate insulating film 21, a gate wiring line, a gate electrode 23, an interlayer insulating film 25, an amorphous silicon layer 27a, and a data wiring line. - 特許庁

これによって、フローティングゲートの表面積が増加してフローティングゲート及び制御ゲート電極間のカップリング比率が増加し、不揮発性記憶セルの動作電圧を減少させることができる。例文帳に追加

Consequently the surface area of the floating gate is increased, a coupling ratio between the floating gate and a control gate electrode is increased and the operation voltage of the non-volatile storage cell can be reduced. - 特許庁

ソース領域１５とドリフト領域１８との間のボディ領域１４上及び半導体基板１１上にはゲート絶縁膜１９が形成され、ゲート絶縁膜１９上にはゲート電極２１が形成されている。例文帳に追加

A gate insulating film 19 is formed on the body area 14 between the source area 15 and the drift area 18 and on the semiconductor substrate 11, and a gate electrode 21 is formed on the gate insulating film 19. - 特許庁