「スタンダードセル配置」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

半導体集積回路およびスタンダードセル配置設計方法例文帳に追加

SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD OF DESIGNING LAYOUT OF STANDARD CELL - 特許庁

スタンダードセルおよびそれを用いた自動配置配線方法例文帳に追加

STANDARD CELL AND AUTOMATIC ARRANGEMENT AND WIRING METHOD USING THE SAME - 特許庁

複数電源用スタンダードセル、自動配置配線用スタンダードセルライブラリ、電源配線方法及び半導体集積装置例文帳に追加

STANDARD CELL FOR MULTIPLE POWER SOURCES, STANDARD CELL LIBRARY FOR AUTOMATIC ARRANGEMENT AND WIRING, POWER SUPPLY WIRING METHOD, AND SEMICONDUCTOR INTEGRATED DEVICE - 特許庁

２種類以上のスタンダードセルの少なくとも、１種類のスタンダードセルのセル枠を拡大し、自動配置を行う。例文帳に追加

Of two or more kinds of standard cells, the cell frame of at least one kind of standard cell is enlarged for automatic layout. - 特許庁

そして、このスタンダードセルを用いて電子回路の論理合成とこのスタンダードセルの配置配線を行なう。例文帳に追加

Then, the logic synthetic of an electronic circuit is operated by using the standard cell, and the standard cell is arranged and wired. - 特許庁

第１のスタンダードセルと第２のスタンダードセルが隣接して配置された半導体集積回路において、第１のスタンダードセルと第２のスタンダードセルが接する面をまたがって、電源容量を構成するトランジスタを配置することにより、電源ノイズを抑制する。例文帳に追加

In the semiconductor integrated circuit wherein a first standard cell and a second standard cell are provided adjacently, power supply noise can be restrained by arranging a transistor forming a power supply capacity so as to stride a face where the first and the second standard cells contact with each other. - 特許庁

スタンダードセルまたはマクロセルを含む半導体集積回路、およびその配置配線方法例文帳に追加

SEMICONDUCTOR INTEGRATED CIRCUIT COMPRISING STANDARD CELL OR MACROCELL, AND ITS ARRANGEMENT WIRING METHOD - 特許庁

レイアウト面積や設計コストの増大を招くことなく、任意の位置に配置することができるタップレス型のスタンダードセル、スタンダードセルライブラリ、スタンダードセル方式の半導体集積回路およびその設計方法を提供する。例文帳に追加

To provide a tap-less type standard cell arrangeable at an optional position without increasing a layout area and design cost; a standard cell library; a standard cell style semiconductor integrated circuit; and its design method. - 特許庁

判定結果によりスタンダードセルの配置の際に隣接して配置されるスタンダードセルの領域の一部を共有して配置することで配置面積を小さくできる半導体集積回路の設計方法が得られる。例文帳に追加

The standard cell is arranged by sharing a part of the region of the standard cell which is adjacently arranged at the time of arranging the standard cell by a judged result. - 特許庁

更に、スタンダードセル３００には、前記他のスタンダードセルを隣接して並べたとき、互いに接続されない基板用電源端子１２０が配置される。例文帳に追加

A standard cell 300 is provided with a substrate power supply terminal 120 which is not connected each other when other standard cell is arranged side by side. - 特許庁

第１のセル電源線１０４の幅は、第１のスタンダードセル１０８の消費電力と、第１の電源ストラップ１０１と第３の電源ストラップ１０３の間に配置できるスタンダードセルの個数に応じて決定する。例文帳に追加

The width of the first cell power supply line 104 is determined in accordance with the power consumption in the first standard cell 108 and the number of standard cells which can be arranged between the first power supply strap 101 and a third power supply strap 103. - 特許庁

基板コンタクトのパターンが配置されない第１のスタンダードセル１０および基板コンタクトのパターン１６が配置された第２のスタンダードセル１５とが混在して配置され、所望のスタンダードセルの相互間に当該セルの基板領域とのコンタクトをとるための基板コンタクトのパターン２１が追加配置されている。例文帳に追加

First standard cells 10 where no substrate contact pattern is arranged, and a second standard cell 15 where a substrate contact pattern 16 is arranged, are mixedly arranged, and a substrate contact pattern 21 is additionally arranged between the desired standard cells so as to make contact between the standard cells and a substrate region. - 特許庁

半導体の基板１０上に複数のスタンダードセルが帯状に配置されるセル配置領域１１ａ、１１ｂを含む。例文帳に追加

The semiconductor integrated circuit device includes cell layout areas 11a and 11b by which a plurality of standard cells are arranged on a substrate 10 of a semiconductor at a strip. - 特許庁

スタンダードセル領域ＳＣ内に複数のゲートアレイ領域ＧＡが分散配置されているセル配置構造を有している。例文帳に追加

A semiconductor integrated circuit has a cell arranging structure in which a plurality of gate array regions GA is dispersedly arranged in a standard cell region SC. - 特許庁

セル最適化手段は、セルの配置および配線済みの回路内の信号伝達遅延に余裕のある箇所において、あるスタンダードセルをそのスタンダードセルと論理機能と端子位置と端子形状とセル外形が等しく、かつ消費電力が小さいスタンダードセルに置き換えるという動作を実行する。例文帳に追加

A cell optimizing means performs an operation to replace a certain standard cell with a standard cell whose logical function, terminal position, terminal shape, and cell outer shape are the same as those of the standard cell, and whose power consumption is smaller in a part where the arrangement of cells and signal transmission delay in a wired circuit have a margin. - 特許庁

ゲート電極を有しメタル配線層が未接続の複数のＥＣＯセルがスタンダードセルＳＣ周囲に配置される。例文帳に追加

A plurality of ECO cells containing gate electrodes and unconnected to a metal wiring layer are arranged around a standard cell SC. - 特許庁

電流検出用テストパッドを少なくとも２つ有するスタンダードセルを自動レイアウトで配置する。例文帳に追加

The standard cell having at least two test pads for detecting current is arranged in an automatic layout. - 特許庁

スタンダードセルＳには、常時オフ状態となるＰ型及びＮ型のダミーゲート電極ＧＡｐ、ＧＡｎが配置される。例文帳に追加

In the standard cell S, a p-type and an n-type dummy gate electrodes GAp, GAn which will always be in OFF state are arranged. - 特許庁

トリプルウェル領域の配置に起因するレイアウト面積の増加量を低減できるスタンダードセルを提供する。例文帳に追加

To provide a standard cell capable of reducing the increment of a layout area caused by the arrangement of a triple well region. - 特許庁

ライブラリからスタンダードセル４Ｔ−１１，４Ｔ−１２，…を読み出し、自動配置配線を行って回路を構成する。例文帳に追加

Standard cells 4T-11, 4T-12,... are read out from a library and automatically arranged and wired to form a circuit. - 特許庁

２つの入力端子の配置形態を工夫することにより配線層の増設スペースを確保しスタンダードセルの原価低減を図る。例文帳に追加

To achieve a reduction in cost price of a standard cell by devising the arrangement of two input terminals to ensure an additional space for a wiring layer. - 特許庁

スタンダードセル方式の自動配置配線手法の中で用いられるフロアプランを、回路図情報に依存することなく、スタンダードセルの個数ないし専有面積に基づき、超伝導論理集積回路の分割層数に従って分割する。例文帳に追加

A floor plan used in a standard cell system automatic arranging wiring method is divided in accordance with the number of the division layers of the superconduction logical integrated circuit on the basis of the number or exclusive area of a standard cell without depending on circuit drawing information. - 特許庁

自動配置をおこなう際に隣接して配置されるスタンダードセルと領域の一部を共有して配置できるかどうかを、共有化情報を比較して判定する。例文帳に追加

It is judged whether the standard can be arranged by sharing a part of the region with the standard cell which is adjacently arranged at the time of automatic arrangement, by comparing it with shared information. - 特許庁

スタンダードセルライブラリに含まれて半導体集積回路を設計するために使用され、論理セルとして１または複数のＭＯＳトランジスタを有する構成のスタンダードセルレイアウトにおいて、前記ＭＯＳトランジスタのゲート電極を構成するゲートポリ１１と、隣接するコンタクト１２との間に延長ポリを配置するための領域を備える。例文帳に追加

This standard cell layout, which is used to design a semiconductor integrated circuit and is provided with one or more MOS transistors as logical cells, is included in a standard cell library and is provided with a domain for arranging an extended poly between a gate poly 11 constituting a gate electrode of the above-mentioned MOS transistor(s)and an adjacent contact 12. - 特許庁

例えば、スタンダードセル方式のような小ブロックのアレイ上にコンパレータ回路及びシフトレジスタ回路１４を配置し、ヒューズ回路部及びシフトレジスタ回路１３は前記コンパレータ回路から離して配置する。例文帳に追加

A comparator circuit 11 and a shift register circuit 14 are arranged for example on a small block in a standard cell system, and fuse circuit parts 12 and a shift register circuit 13 are arranged separately from the comparator circuit 11. - 特許庁

さらに、セル配置領域１１ａ、１１ｂのそれぞれに配され、一辺がセル配置領域の帯と同じ高さを有し、Ｐウェル１２を通してスタンダードセルに基板バイアスを与える基板バイアス供給用セル１４ａを備える。例文帳に追加

Further, the semiconductor integrated circuit device includes a cell 14a as for a substrate bias supply which gives a substrate bias to the standard cell through the P well 12. - 特許庁

そして、当該配線混雑度の不均衡が検出された配線可能領域の配線方向の縦横、及びスタンダードセルの配置方向の縦横を入れ替え、逆縦横ルールに基づいて配置配線を行う。例文帳に追加

Then longitudinal and lateral wiring directions of the wirable region where the unbalance of the degree of wiring congestion is detected and longitudinal and lateral arrangement directions of a standard cell are changed, and arrangement and wiring are carried out, based upon a reverse longitudinal/lateral rule. - 特許庁

従って、各スタンダードセルのゲート遅延を精度良く見積もれれば、配置配線後の配線容量を事前に正確に見積もれなくても、論理合成の時点で動作周波数を精度良く求めることができる。例文帳に追加

Therefore, the gate delay of each standard cell is accurately estimated to accurately find an operating frequency at the time of logic synthesis even without previously accurately estimating wiring capacitance after layout wiring. - 特許庁

本発明は、配線の再配置を行わず短期間で消費電力の小さい集積回路を設計可能とするスタンダードセルおよびその置換方法を提供するものである。例文帳に追加

To provide a standard cell and its replacing method capable of designing an integrated circuit whose power consumption is small in a short period without rearranging wiring. - 特許庁

面積の増大や設計コストの増大を招くことなく、閾値電圧が異なるトランジスタを含んだスタンダードセルを任意の位置に配置することを可能とする。例文帳に追加

To dispose a standard cell containing transistors of different threshold value voltages at an arbitrary position without causing an area and a design cost to be increased. - 特許庁

フリップフロップ回路１０３用の電源配線又はグランド配線１０１と、それ以外のスタンダードセル１０４用の電源配線又はグランド配線１０２とは、各々、別系統で配置される。例文帳に追加

A power wiring line or a ground wiring line 101 for a flip-flop circuit 103, and a power wiring line or a ground wiring line 102 for a standard cell 104 other than the above are arranged in different systems. - 特許庁

従って消費電力の低減を行いつつスタンダードセルの再配置とそれに伴う再配線などを行う必要が発生せず短い設計期間を実現可能という効果が得られる。例文帳に追加

Therefore, it is not necessary to perform the re-arrangement of the standard cells or rewriting accompanied with this while reducing power consumption, and it is possible to realize a short design period. - 特許庁

機能ブロック１０は、内部スタンダードセル１１〜１６及びレベルコンバータセル１７〜１９を含み、レベルコンバータセル１７〜１９は、機能ブロック１０の内周辺部に配置される。例文帳に追加

A functional block 10 comprises internal standard cells 11-16 and level converter cells 17-19, which are arranged at the peripheral part inside the function block 10. - 特許庁

設計支援装置は、スタンダードセルが未配置の電源配線レイアウト情報１００を取得部４０１により取得し、検出部４０２によりビア抜け箇所を検出する。例文帳に追加

In a design support device, an acquisition part 401 acquires power supply wiring layout information 100 wherein a standard cell is not arranged, and a detection part 402 detects a via missing part. - 特許庁

スタンダードセル方式ＬＳＩにおけるセルアレイサイズの増大を抑制し、チップサイズの増大およびチップ上の配置配線のリソースの減少を抑制する。例文帳に追加

To restrain the cell array of a standard cell-system LSI from increasing in size so as to restrain a chip from increasing in size and to prevent the resource of wiring laid on the chip from decreasing. - 特許庁

自動配置配線プログラムで設計される基本セル列を有するスタンダードセル等の半導体集積回路装置のラッチアップを、そのチップ面積を増大させることなく防止する。例文帳に追加

To enable a semiconductor integrated circuit device, such as a standard cell or the like possessed of basic cell rows designed by an automatic arrangement/wiring program to be protected against a latch-up phenomenon without causing it to increase in area. - 特許庁

従って、このような通常電源配線１６０、１６１を持つ他のスタンダードセルが隣接して配置された場合には、これ等の通常電源配線１６０、１６１は互いに結線される。例文帳に追加

So, if other standard cells comprising the normal power supply wirings 160 and 161 like these are arranged to adjoin each other, the normal power supply wirings 160 and 161 are connected to each other. - 特許庁

遅延素子による遅延を必要とする回路は、ゲートアレー方式で設計される半導体基板１０の中央に配置されたゲートアレー領域２０内に配置する一方、複数の遅延素子は、ゲートアレー領域２０の外側の遅延素子配置領域４０に、スタンダードセルとして構成される。例文帳に追加

The circuit requiring the delay by the delay element is arranged within a gate array region 20 arranged at the center of the semiconductor substrate 10 designed by the gate array method, and at the same time, the plurality of deley elements are structured as a standard cell in the delay element arrangement region 40 outside of the gate array region 20. - 特許庁

スタンダードセルを用いた自動配置配線で多層プロセスにより形成された半導体装置において、第二メタル電源配線下部にマルチロジックセルを配置することでチップサイズや下階層を変更することなく回路変更が可能なレイアウトが作成される。例文帳に追加

In a semiconductor device formed of automatic arrangement wiring employing a standard cell by a multi-layer process, the multi-logic cell is arranged below second metal power supply wiring whereby a layout which permits the change of a circuit without changing the chip size or a lower stage layer by arranging the multi-logic cell below the second metal power supply wiring is made. - 特許庁

スタンダードセルは、矩形のセル枠内に、トランジスタを構成する各種のパターンを有し、パターンは、セル枠内のトランジスタの構成領域の略全体にわたって配置された、トランジスタの閾値電圧を調整する不純物を添加するための閾値調整パターンを含む。例文帳に追加

This standard cell has various types of patterns constituting transistors in a rectangular cell frame, and the pattern includes a threshold adjustment pattern for adding impurities adjusting the threshold voltages of the transistors arranged over nearly the whole of a constituent region of the transistors in the cell frame. - 特許庁

論理合成及び配置配線に用いるスタンダードセルを、出力側の論理回路と入力側の論理回路とから構成し、出力側の論理回路の駆動能力を大きくし、入力側の論理回路のゲート入力容量を小さくする。例文帳に追加

A standard cell used to logic synthesis and layout wiring is composed of an output side logic circuit and an input side logic circuit, the drive capability of the output side logic circuit is enlarged and the gate input capacitance of the input side logic circuit is reduced. - 特許庁

第１電源線（ＶＤＤ）と、第２電源線（ＶＳＤ）と、第１スタンダードセルを有する第１セル配置領域（２）と、スイッチトランジスタ（５）とデカップリング容量（６）を有するスイッチ領域（４）とを具備する半導体集積回路を構成する。例文帳に追加

The semiconductor integrated circuit includes: a first power supply line (VDD); a second power supply line (VSD); a first cell arrangement area (2) in which a first standard cell is provided; and a switch area (4) in which a switching transistor (5) and a decoupling capacitance (6) are arranged. - 特許庁

そして、配線制限領域を含むＳＲＡＭマクロの配置配線用ライブラリ及びその他マクロセル及びスタンダードセルのライブラリを使用して、自動配置処理によりこれらの配置位置を決定し（Ｓ１０）、自動配線処理により配線制限領域で設定した配線方向の制限を考慮した配線を敷設する（Ｓ１１）。例文帳に追加

Then, the wiring positions are decided through automatic arrangement processings, by using the library for the SRAM marco arrangement and wiring including the wiring lining region and the library of the other marco cells and standard cells (S10), and wiring is installed taking into consideration the limitation of the wiring direction set in the wiring limiting are by the automatic wiring processing (S11). - 特許庁

本発明のスタンダードセルおよびそれを用いた自動配置配線方法は、回路素子が配置される矩形の素子領域１１と、素子領域１１の対向する２辺と同じ幅で対向する２辺に近接して設けられ、上層配線が配置される矩形の追加配線領域１２ａ、１２ｂを有する。例文帳に追加

In a standard cell and an automatic arrangement and wiring method using the same, the standard cell includes: a rectangular element region 11 wherein circuit elements are arranged; and additional rectangular wiring regions 12a and 12b which have the same width as two opposing sides of the element region 11 and are provided close to the two opposing sides, respectively, and wherein an upper layer interconnection is arranged. - 特許庁

大規模特殊マクロセル２〜４とスタンダードセルを含む半導体集積回路において、大規模特殊マクロセル２〜４のコーナー部近辺（コーナー領域）の配線を、水平配線および垂直配線をコンタクトを設けることなく同一層で効率よく平行に配置した水平・垂直配線乗換え専用セル５を用いることにより、大規模マクロセル２〜４のコーナー部近辺の配線を更に高密度に行う。例文帳に追加

In a semiconductor integrated circuit including large-scale special microcells 2 to 4 and a standard cell, wiring is carried out with higher density nearby corner parts (corner areas) of the large-scale special microcells 2 to 4 by using cells 5 dedicated to horizontal-vertical wiring remounting efficiently arranged in the same layer in parallel without providing horizontal wiring nor vertical wiring with a contact. - 特許庁