「ピンチオフ電圧」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

トランジスタ用ピンチオフ電圧測定回路およびその製造方法と、電界効果トランジスタの製造方法例文帳に追加

PINCH-OFF VOLTAGE MEASURING CIRCUIT FOR TRANSISTOR, ITS MANUFACTURING METHOD, AND FIELD-EFFECT TRANSISTOR MANUFACTURING METHOD - 特許庁

短チャネル効果が抑制され、かつピンチオフ電圧（Ｖｐ）が高い高性能のＭＥＳＦＥＴを提供すること。例文帳に追加

To provide an MESFET of high performance wherein short channel effect is restrained and a pinch-off voltage (Vp) is high. - 特許庁

ピンチオフ電圧のバラツキや半導体基板のダメージに起因する素子特性の劣化のない電荷結合素子の製造方法を提供する。例文帳に追加

To provide an electric charge coupled element, having no deterioration of element characteristic due to the dispersion of pitch-off voltage and the damages to a semiconductor substrate. - 特許庁

また、埋め込み領域は、逆方向電圧印加時に、埋め込み領域周囲に広がる空乏層がピンチオフする距離で配置する。例文帳に追加

The embedded region is disposed with a distance in which a depletion layer spreading around the embedded region is pinched off in application of a reverse-direction voltage. - 特許庁

ゲートの遷移電流や漏れ電流が小さく、ピンチオフ電圧が安定な電界効果トランジスタを提供すること。例文帳に追加

To provide a field-effect transistor whose gate has a small transition current or a leakage current and which has a stable pinch-off voltage. - 特許庁

ピンチオフ以上の大きな電圧を印加しなくても、チャネルボディに電荷を蓄積させることの可能な記憶装置を提供する。例文帳に追加

To provide a storage device capable of storing an electric charge in a channel body, without having to apply a voltage equal to or larger than the pinch-off voltage. - 特許庁

デバイスのばらつきに係わらず、ピーク増幅器１３に対するバイアス電圧とピンチオフ電圧との差は同じになり、ピーク増幅器１３のバイアス電圧が最適に設定される。例文帳に追加

A difference between the bias voltage to the peak amplifier 13 and a pinch-off voltage is constant irrespective of device variations to set an optimum bias voltage to the peak amplifier 13. - 特許庁

また、ＦＥＴ２のソースには電圧Ｖsを印加する定電圧源７を接続すると共に、ＦＥＴ２のゲートにはＦＥＴ２をオン状態とピンチオフ近傍の状態とに切換える可変電圧発生器９を接続する。例文帳に追加

A constant voltage source 7 for applying voltage Vs is connected to the source of the FET 2, and a variable voltage generator 9 for switching the FET 2 to on or to the vicinity of pinch-off is also connected to the gate of the FET 2. - 特許庁

比較器２６Ｒは、ＪＦＥＴ２４ａによりピンチオフされた電圧ＶｉｎＲが所定の基準電圧値Ｖｒｅｆ１を超えるか否かを検出し、当該検出結果を示す検出信号を出力する。例文帳に追加

The comparator 26R detects whether a voltage VinR, that has been pinched off by the JFET 24a, exceeds a prescribed reference voltage value Vref1 or not and outputs a detection signal indicating the result of the detection. - 特許庁

該延在ドレインを流れる電流は、それらの間で延在ドレインをピンチオフする電圧が加えられたとき、電界効果により該基板及び埋設層によって制御される。例文帳に追加

A current flowing in the extended drain is controlled by the substrate and the embedded layer with electric field effect when a voltage pinching off the extended drain therebetween is applied. - 特許庁

同一半導体基板上に、ピンチオフ電圧が互いに異なる２以上の電界効果トランジスタを備えた半導体装置を、制御性良く製造することが可能な方法を提供する。例文帳に追加

To provide a method wherein a semiconductor device, having at least two FETs whose pinch-off voltages are different from each other, can be formed on the same semiconductor substrate with superior controllability. - 特許庁

２次元電子ガス層が形成されるｉ型ＧａＮ層が高い電気抵抗率を有し、ゲートバイアス電圧が０Ｖのときでもピンチオフ状態を実現することができるＧａＮ系高移動度トランジスタを提供する。例文帳に追加

To provide a GaN based high mobility transistor in which an i-type GaN layer for forming a two-dimensional electron gas layer has a high electric resistivity and pinch-off state can be realized even when the gate bias voltage is 0 V. - 特許庁

ショットキー界面の移動によるピンチオフ電圧の変動やドレイン電流の減少など素子特性の劣化を招くことが無い高品質の電界効果トランジスタを実現する。例文帳に追加

To realize a high quality field-effect transistor which is free from a fluctuation in pinch-off voltages or a decrease in drain current due to a shift of Schottky boundary, which deteriorates device characteristics. - 特許庁

半導体基板面内で均一にピンチオフ電圧差を形成し、半導体基板のダメージに起因する素子特性劣化がなく、電荷転送電極間の距離を微細化した電荷結合素子およびその製造方法を提供する。例文帳に追加

To provide a charge-coupled device which generates a pinch-off voltage difference uniformly in a semiconductor substrate surface to be free of element characteristic deterioration due to damage to the semiconductor substrate, and is made extremely short in distance between charge transfer electrodes, and a manufacturing method thereof. - 特許庁

オン抵抗を低く、移動度を高く、かつピンチオフ特性を良好にした上で、ドレイン電圧を増大させてもキンク現象が生じない、大電流用の、半導体装置およびその製造方法を提供する。例文帳に追加

To provide a semiconductor device for large current that is free of a kink phenomenon even when a drain voltage is increased while having low ON resistance, high mobility, and improved pinch-off characteristics, and a method of manufacturing the same. - 特許庁

ｐｎ接合に逆方向電圧を印加するように使用することで、ピンチオフ電流によって流れる電流を制御する定電流駆動素子を提供できる。例文帳に追加

By using it so as to apply a reverse voltage to the pn junction, a constant current drive element for controlling current flowing by pinch-off current can be provided. - 特許庁

調整前には、ゲート電圧は、増幅用電界効果トランジスタ１、２がピンチオフされるように、接続部14、16を通して、外部の電源から供給される。例文帳に追加

Before the adjustment, the gate voltage is supplied from the external power supply through the connection sections 14, 16 so that the amplifier field effect transistors 1, 2 are pinched-off. - 特許庁

ＭＩＳ構造のトランジスタの微細化と、ドレイン出力アナログ信号のソースへのリークの低減を両立できるようにし、さらに、ピンチオフ電圧を低くできるようにした半導体装置及びその製造方法を提供する。例文帳に追加

To provide a semiconductor device in which scaling-down of a transistor having an MIS structure is compatible with reduction in leakage of a drain output analog signal to the source, and pinch-off voltage can be reduced. - 特許庁

さらに、Ｐ^-層８０及びＰ^--を含むチャネル領域と、ソース６０とドレイン７０との下方に連続してレトロチャネルインプラ領域２０を設けることによって、ピンチオフ電圧Ｖｄｓａｔを小さくすることが可能である。例文帳に追加

Furthermore, pinch-off voltage Vdsat can be reduced by providing a channel region including a P^- layer 80 and P^--, and a retrochannel implantation region 20 continuous to the underside of the source 60 and drain 70. - 特許庁

ドライエッチングによるピンチオフ電圧差のバラツキや半導体基板のダメージに起因する素子特性の劣化をなくし、電荷転送電極間の距離を微細化した電荷結合素子及びその製造方法を提供する。例文帳に追加

To provide a charge-coupled device where a deterioration of device characteristics due to a variation in a pinch-off voltage difference during dry etching or damage to a semiconductor substrate is eliminated and a distance between charge transfer electrodes is downsized and to provide its manufacturing method. - 特許庁

また、Ｊ−ＦＥＴのチャネル領域は、エミツタ拡散31と同時に形成できるため、ＩＤＳＳＳや、ピンチオフ電圧が安定し、増幅素子としての消費電流のばらつきが低減し、生産性が向上する。例文帳に追加

Further, since the channel region of the J-FET can be formed simultaneously with emitter diffusion, IDSS and a pinch-off voltage become stable, and variance in consumption current as the amplifying element is reduced to improve productivity. - 特許庁

逆方向電圧印加時には実際の接合部が臨界電界に達する以前に、第１埋め込み領域によって第１の深さにおいて水平方向の電界がピンチオフし、耐圧を向上させることができる。例文帳に追加

In applying a reverse voltage, an electric field of a horizontal direction is pinched off at the first depth by the first embedding region before an actual joining portion reaches a critical electric field, and thus, the breakdown voltage can be improved. - 特許庁

第１のトランジスタの第１の端子と第２の端子との間の電圧が、第１のトランジスタのピンチオフ電圧よりも低いときには、第１のトランジスタの第３の端子に供給される電圧は、第１のトランジスタの第１の端子と第２の端子との間の電圧にほぼ比例する。例文帳に追加

A voltage provided at the third terminal of the first transistor is substantially proportional to the voltage between the first and second terminals of the first transistor when the voltage between the first and second terminals of the first transistor is less than a pinch-off voltage of the first transistor. - 特許庁

第１のトランジスタの第１の端子と第２の端子との間の電圧が、第１のトランジスタのピンチオフ電圧よりも高いときには、第１のトランジスタの第３の端子に供給される電圧は、ほぼ一定で、第１のトランジスタの第１の端子と第２の端子との間の電圧よりも低い。例文帳に追加

The voltage provided at the third terminal of the first transistor is substantially constant and less than the voltage between the first and second terminals of the first transistor when the voltage between the first and second terminals of the first transistor is greater than the pinch-off voltage of the first transistor. - 特許庁

そして、可変電圧発生器９によってＦＥＴ２のゲートに対してピンチオフ電圧近傍の電圧Ｖαを印加することによって、ＳＰＳＴスイッチ１を閉成すると共に、端子５，６間の減衰量を可変に設定することができる。例文帳に追加

The SPST switch 1 is closed and the attenuation between terminals 5 and 6 can be variably set by the variable voltage generator 9 applying voltage Vα in the vicinity of a pinch-off voltage to the gate of the FET 2. - 特許庁

ガリウム砒素半導体で検波回路を構成することにより、小型、低コスト且つ広帯域な検波回路を実現でき、電界効果トランジスタのピンチオフ電圧のバラツキによる検波特性の変動を抑制できる高周波電力検波回路を実現する。例文帳に追加

To suppress the variation of wave detecting characteristic by the variation of the pinch off voltage of an electric field effective transistor by constituting a wave detecting circuit of a gallium arsenide semiconductor to realize a wave detecting circuit of a small size, a low cost and a wide band. - 特許庁

チャネル層、電子供給層の表面状態に改善し、インジウム組成を均一とすることにより、均一な相互コンダクタンスやピンチオフ電圧を有するＧａＩｎＰ系高電子移動度電界効果トランジスタ用途の積層構造体を提供する。例文帳に追加

To provide a laminated structure for GaInP system high electron mobility field effect transistor, which has uniform mutual conductance and pinch-off voltage, by improving the surface states of a channel layer and an electron supply layer and making the indium composition to be uniform. - 特許庁

アナログ二乗演算手段４００ｘのレベルシフト手段４１ｘによりＦＥＴ２ｘのピンチオフ電圧Ｖｐだけレベルシフトした後に、ソース接地型増幅二乗手段４２ｘの電界効果トランジスタＦＥＴ２ｘに印加する。例文帳に追加

Only the pinch-off voltage Vp of FET2x is level-shifted by the level shifting means 41x of an analog square arithmetic means 400x and applied to the field effect transistor FET2x of a source ground type amplifying square means 42x. - 特許庁

これらにより、アナログＣＭＯＳとしては短チャネルに部類される０．３５（μｍ）ゲート長トランジスタにおいて、ドレイン電圧誘起Ｖｔｈ低下現象（ＤＩＢＬ）と、ピンチオフ点でのチャネル変調効果（ＣＬＭ）とを同時に低減可能である。例文帳に追加

Consequently, in a 0.35(μm) gate length transistor classified to short channel as an analog CMOS, drain voltage induction Vth lowering phenomenon (DIBL) and channel modulation effect (CLM) at a pinch-off point can be reduced simultaneously. - 特許庁

ドハーティ増幅器において、ピーク増幅器２にキャリア増幅器１と飽和ドレイン電流がほぼ等しく、ゲート幅が同一（飽和電力がほぼ等しいことと同じ）でピンチオフ電圧がおよそ半分の増幅デバイス（ＦＥＴ）を使用する。例文帳に追加

An amplifier device (FET) is employed for a peak amplifier 2 of the Doherty amplifier, the amplifier device having a nearly equal saturation drain current to that of a carrier amplifier 1, the same gate width (equivalent to nearly equal saturation power) as that of the carrier amplifier 1, and about a half the pinch-off voltage of that of the carrier amplifier 1. - 特許庁

ピンチオフ電圧のバラツキや半導体基板のダメージに起因する素子特性の劣化をなくし、電荷転送電極間の距離を微細化した２相駆動型電荷結合素子を形成するのに好適な半導体装置の構造及びその製造方法を提供する。例文帳に追加

To provide the structure of the semiconductor device and its manufacturing method which are suitable for forming a two-phase driving charge-coupled element, wherein the distance between charge transfer electrodes is fined by eliminating deterioration of element characteristics caused by dispersion in pinch-off voltage and damage on a semiconductor substrate. - 特許庁

これにより、アナログＣＭＯＳとしては短チャネルに部類される０．３５［μｍ］ゲート長トランジスタにおいて、ドレイン電圧誘起Ｖｔｈ低下現象（ＤＩＢＬ）と、ピンチオフ点でのチャネル変調効果（ＣＬＭ）とを同時に低減可能である。例文帳に追加

Thus, the drain voltage induced Vth drop phenomenon (DIBL) and the channel modulation effect (CLM) at the pinch-off point can simultaneously be reduced in a 0.35 [μm] gate length transistor classified to be short channel one as an analog CMOS. - 特許庁

また、ｐ^+型ゲート領域２がｎ^-型チャネル層３に直接接触させられる構造であるため、ｐ^+型ゲート領域２から広がる空乏層によって容易にｎ^-型チャネル層３をピンチオフさせることができ、ＪＦＥＴをオンさせる際に必要なゲート印加電圧が高電圧になることを抑制できる。例文帳に追加

Since the p^+-type gate region 2 is in such structure so as to directly abut on an n^--type channel layer 3, the n^--type channel layer 3 is pinched off easily by a depletion layer spread from the p^+-type gate region 2, thus suppressing an increase in a gate application voltage required for turning on a JFET. - 特許庁

燐化硼素系半導体層を備える半導体素子において、素子駆動電流の漏洩を低減することができ、発光素子として光電変換効率を高くでき、逆方向電圧も高くでき、また電界効果型トランジスタとしてゲート電極を高耐圧性とし、ドレイン電流のピンチオフ特性も改善することができるようにする。例文帳に追加

To provide a semiconductor element provided with a boron phosphide-based semiconductor layer which can reduce leakage of an element driving current, improve photoelectric conversion efficiency as a light-emitting element, improve an opposite direction voltage, cause a gate electrode to have high voltage resistance as an electric field effect transistor, and improve the pinch-off characteristic of a drain current. - 特許庁

一般的な４−トランジスタＣＭＯＳイメージセンサ又はこれと類似のピクセル構造において必ず空乏されなければならない既存のリセット方法とは異なり、リセットが充分でない状態でもピクセル内のトランスファートランジスタがリセット及びトランスファー動作区間で常に類似ピンチオフ条件で動作するように駆動回路を構成することによって、フォトダイオードのリセット電圧減少及びピクセル間の特性不一致により発生する暗電流及び固定パターンノイズを減少させること。例文帳に追加

To provide an image sensor capable of reducing a dark current component caused by unstable reset of a photodiode, effectively suppressing a noise component caused by discordance of characteristics between pixels, and performing reset and transfer on specific levels even when the photodiode is not completely reset, a method of driving a transfer transistor. - 特許庁