「レイアウトの評価」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

製造工程数の増加や製造装置の複雑化を伴うことなく、複数の工程におけるプラズマ損傷の度合いを適切に評価してレイアウト設計を行うことができる半導体装置のレイアウト設計手段を提供すること。例文帳に追加

To provide layout designing means for semiconductor devices, whereby layout designing can be performed by properly evaluating the extent of plasma damages in each of a plurality of process steps, without increasing the number of manufacturing processes or complicating a manufacturing apparatus. - 特許庁

まず、各部品を計算空間上にレイアウトし（ステップＳ１０）、組み立てによって変形が生じる部品について、その変形形状データを取得し、それをステップＳ１２の部品レイアウト評価の対象として登録する（ステップＳ１１）。例文帳に追加

Each the component is performed with a layout on the calculation space (step S10), deformation shape data are acquired about the component generated with the deformation by the installation, and the data are registered as a target of the component layout evaluation of the step S12 (step S11). - 特許庁

基板製造前の基板レイアウト作成中もしくはレイアウト作成後に、電源電圧変動を抑え、かつ電源供給系回路の共振による不要電磁放射を防止したプリント回路基板が設計できているかを評価する。例文帳に追加

To evaluate whether a printed circuit board is designed or not for suppressing the change of the power source voltage and preventing the unnecessary electromagnetic radiation by the resonance of a power source supplying circuit, during or after the formation of the board layout before manufacturing the board. - 特許庁

そして、読み出した統計情報および入力した信頼度に基づいて評価値の分布の信頼区間を算出し、索出したレイアウトテンプレートを表示装置６４に表示するとともに、算出した信頼区間をレイアウトテンプレートと対応付けて表示装置６４に表示する。例文帳に追加

The layout device calculates a reliable section of distribution of evaluation values based on the read statistic information and the input reliability, and displays the calculated reliable section in conformation to the retrieved layout template on a display device 64, in addition to the display of the layout template on the display device 64. - 特許庁

重ね合わせ評価パターンを用いるパターンの重ね合わせ評価方法であって、重ね合わせ評価パターンの画像を、電子顕微鏡１０、１０９を用いて取得し（Ｓ１）、取得した画像と、記憶部１１１に登録されていた、重ね合わせ評価パターンが配置されるべきレイアウト情報とを比較して、各露光ステップのずれ量と方向とを算出（Ｓ２）し、評価結果を表示（Ｓ３）する。例文帳に追加

The overlap evaluation method of the patterns uses an overlap evaluation pattern, acquires an image of the overlap evaluation pattern using electron microscopes 10, 109 (S1), compares the acquired image with layout information in which the overlap evaluation pattern registered in a storage part 111 is to be arranged to calculate the amount and the direction of displacement of each exposure step (S2) and displays an evaluation result (S3). - 特許庁

配線後のレイアウトデータからタイミングエラー箇所を特定し（3_007）、エアギャップの有無による容量値の変動を評価することにより、タイミングを改善するのに必要最低限のエアギャップ禁止領域を算出する（3_008）。例文帳に追加

A timing error place is specified based on layout data after wiring (3_007) and the change of a capacity value caused by the air gap is evaluated so as to calculate an air gap prohibition area which is a minimum area for improving timing (3_008). - 特許庁

画面上のコンテンツのレイアウトや操作対象オブジェクトのデザインなど、画面に表示された画像の、視覚的な特徴に対するユーザビリティの評価ができない。例文帳に追加

To solve the problem in which it is impossible to evaluate usability for a visual feature of an image displayed on a screen such as a layout of contents on the screen and a design of an operation object. - 特許庁

露光方式を切り替える際の評価項目は、基板面上での非走査方向位置、走査方向位置、ショット内の非走査方向のずれ、走査方向のずれ、及びショットレイアウトなどから選択できる。例文帳に追加

The evaluation items used in switching the exposure method can be selected from among a non-scanning directional position and a scanning directional position on the surface of substrate, displacement of non-scanning direction and displacement of scanning direction in shot, and a shot layout and the like. - 特許庁

ソケット装着を前提とした構造やレイアウトの有無にかかわらず、基板上への表面実装ができ、多数の半導体素子を正確に評価できる半導体素子用ソケットを提供する。例文帳に追加

To provide a socket for a semiconductor device, which permits surface mounting to a board and proper evaluation of the semiconductor device, independently of whether the semiconductor device is structured or laid out to be attached to the socket. - 特許庁

この発明は、重み付けツール２において、レイアウトデータに基づいて故障モデルの各故障に重み付けを行い、ストローブ・ポイント毎に重み付けされた故障の検出・未検出を評価するように構成される。例文帳に追加

This device is constituted so that the weight is given to each failure in a failure model based on layout data by a weighting tool 2, and that detection/non-detection of the weighted failure is evaluated on each strobe point. - 特許庁

時間的シミュレーションを行なって、処理時間や要素の形状を明確にした後、性能解析を行なって、選択した各要素のレイアウト面積，消費電力，処理速度などを評価する。例文帳に追加

Then temporal simulation is carried out to make distinct a process time and the shapes of the elements and then a performance analysis is taken to evaluate the layout area, power consumption, processing speed, etc., of the selected elements. - 特許庁

フォーム評価部４は、テキストデータ１が入力されると、フォームデータベース２に登録されているフォームファイルから展開されるレイアウトパターンとのマッチング度を評価し、マッチング度の一番大きなフォームを選択して、テキストデータ１のフォーム合成を行う。例文帳に追加

When text data 1 is input, a form evaluation unit 4 evaluates a degree of matching with a layout pattern to be developed from form files registered in a form database 2, selects a form with the highest degree of matching, and synthesizes the text data 1 to the form. - 特許庁

計算空間上に配置された複数の部品について部品レイアウト評価を行うシステムにおいて、組み付けによって生じる部品の変形を考慮する。例文帳に追加

To consider the deformation of a component generated by installation, in a system performing component layout evaluation about a plurality of components arranged on a calculation space. - 特許庁

結果として得られるレイアウトは、コンピュータを用いることでシミュレーションされ得て、１つ以上のパフォーマンス指標がその回路に対して評価され得る。例文帳に追加

The resulting layout can be simulated by using a computer so that one or more performance metrics can be evaluated for the circuit. - 特許庁

また、本明細書において説明されているレチクル・レイアウト・データを評価するための方法を実行するコンピュータ・システム上で実行可能なプログラム命令を備えた搬送媒体が提供される。例文帳に追加

The transportation medium provided with feasible program command is provided in a computer system executing the method for evaluating the reticle layout data. - 特許庁

複数のビアを介してプレーン層を経由するリターン経路についても正しく評価することが可能な基板レイアウトチェック装置を提供すること。例文帳に追加

To provide a device for checking a substrate layout, capable of accurately evaluating a return path through plane layers through a plurality of vias. - 特許庁

半導体記憶装置において、レイアウト面積を増大させることなく、一括書き込み動作モードにおいても従来よりも大幅に書き込みサイクルを短縮でき、書き換え耐性の評価を短時間に行なえるようにする。例文帳に追加

To remarkably shorten a write cycle compared with a conventional method, even in a batch write operation mode and to perform evaluation for durability in rewriting in a short period of time without increasing a layout space in a semiconductor storage device. - 特許庁

研磨予測評価装置２０は、回路レイアウトをメッシュ分割部２１がメッシュ分割した後、ＥＣＰ演算部２２が各メッシュの堆積高をシミュレーションする。例文帳に追加

In this polishing prediction evaluation device 20, an ECP (Electro-Chemical Plating) operation part 22 simulates the accumulation height of each mesh after a mesh dividing part 21 performs mesh division of a circuit layout. - 特許庁

研磨予測評価装置２０では、回路レイアウトをメッシュ分割部２１がメッシュ分割した後、ＥＣＰ演算部２２が各メッシュの堆積高をシミュレーションする。例文帳に追加

The polishing predicting and evaluating device 20 divides the circuit layout into meshes by a mesh dividing section 21 and then simulates a deposition height of each mesh by an ECP (Electro-Chemical Plating) calculation section 22. - 特許庁

初期レイアウト（Ｓ２０）後、集積回路評価工程Ｓ３０、変更セル選択工程Ｓ４０およびセル性能変更工程Ｓ５０を繰り返し実行する。例文帳に追加

After an initial layout (S20), an integrated circuit evaluation circuit step S30, a change cell selection step S40 and a cell performance change step S50 are repeatedly executed. - 特許庁

歩留りの予測が可能なクリティカルエリアを評価コストと定義し、所定の設計ルールで設計された複数のレイアウトデータに対して所定のダスト分布データを与え配線幅と配線間隔を定められた範囲内で変化させて評価コストを算出し、その中から最小の評価コストとなる配線幅と配線間隔を設計ルールとするように構成する。例文帳に追加

A critical area in which the yield can be estimated is defined as an evaluation cost, the evaluation cost is calculated by giving the predetermined dust distribution data to a plurality of layout data designed with the predetermined design rule to change the wiring width and wiring interval within the predetermined range, and the wiring width and the wiring interval which result in the minimum evaluation cost is determined as the design rule. - 特許庁

一枚のプリント記録媒体に形成される撮影コマ画像数が算定されるとともに、形成される撮影コマ画像の標準サイズが決定され、各撮影コマ画像のためにランダムに順次算定されたレイアウト位置に配置された撮影コマ画像同士の重なり度合いが重なり度評価部４６ｄによって評価され、この重なり度合いが前設定されたレベルを超えた場合に一方の撮影コマ画像のレイアウトが調整される。例文帳に追加

The number of photographic frame images formed on one printed recording medium is calculated and a standard size of the formed photographic frame images is determined; an overlap degree evaluation unit 46d evaluates a degree of overlapping between photographic frame images arranged at layout positions calculated sequentially at random for the respective photographic frame images, and when the degree of overlapping exceeds a set level, the layout of one photographic frame image is adjusted. - 特許庁

論理回路設計装置２００で作成されたロジック設計時の検証データから、各セル間の信号の動作を規定する遷移係数（信号遷移係数）を求め、この信号遷移係数を評価基準としてレイアウト設計を行う。例文帳に追加

In the automatic layout and wiring design method, a transition coefficient (signal transition coefficient) regulating operations of a signal between cells is found from logic design verification data created by a logic circuit design apparatus 200, and layout design is performed with the signal transition coefficient as an evaluation reference. - 特許庁

そして、設計支援装置は、評価レイアウト２２に基づいてエッジ位置に対するデバイスの特性変動に対応する重み付け情報を格子位置に関連付けた形状依存テーブル２４と、格子テーブルとに基づいてデバイスの形状に応じた特性変動量を算出する。例文帳に追加

Then, based on a shape dependency table 24 having weight information, corresponding to a device characteristic variation relative to an edge position, related to a grid position based on an evaluation layout 22, and the grid table, the design support device calculates a characteristic variation amount according to the device shape. - 特許庁

自動配置処理部３４は、自動レイアウト処理部３３によってデザインが確定した電子回路が形成される基板を複数のエリアに分割し、エリア毎に調整用セルを挿入できる余裕度を評価したマップを事前に作成する。例文帳に追加

An automatic arrangement processing part 34 divides into a plurality of areas, a substrate where an electronic circuit whose design is determined by an automatic layout processing part 33 is formed and prepares in advance a map that evaluates a margin into which the cell for adjustment can be inserted for each area. - 特許庁

Ｃ言語で記述された仕様５１からオブジェクトプログラム５７を生成する段階５２において、命令ライブラリ５３から命令コード４１を選択する際に、その命令コードを実行する追加処理ユニットを実レイアウトした評価データ４３に基づいて命令コードを選択する。例文帳に追加

In a stage 52 for generating an object program 57 from specifications 51 described in C language, at selecting an instruction code 41 from an instruction library 53, the instruction code is selected based on evaluation data 43 obtained by executing the actual layout of an additional processing unit for executing the instruction code. - 特許庁

半導体レイアウト設計装置は、演算処理装置１と、表示装置２と、ネットリスト記憶装置３と、ライブラリ情報記憶装置４と、フロアプラン情報記憶装置５と、テクノロジ情報記憶装置６と、フロアプラン評価結果記憶装置７とを備える。例文帳に追加

A semiconductor layout design device includes an arithmetic processing unit 1, a display device 2, a net list storage device 3, a library information storage device 4, a floor plan information storage device 5, a technology information storage device 6, and a floor plan evaluation result storage device 7. - 特許庁

回路図の電気的な情報に基づいて回路シミュレーションプログラムを実行し（ブロックＡ）、上記回路図の電気的な情報と上記回路図に対応する物理的なレイアウト情報とを用いてＬＶＳプログラムを実行し（ブロックＢ）、上記回路シミュレーションプログラムで得た回路設計値情報と上記ＬＶＳプログラムで得たレイアウト情報とを処理することによって評価を行う（ブロックＣ）ことを特徴としている。例文帳に追加

A circuit simulation program is executed on the basis of electrical information of a circuit diagram (block A), an LVS program is executed by using the electrical information of the circuit diagram and physical layout information corresponding to the circuit diagram (block B) and the evaluation is performed by processing circuit design value information obtained by the circuit simulation program and layout information obtained by the LVS program (block C). - 特許庁

要求される搬送経路及び搬送能力に基づいて行った搬送装置の設計と、その設備の能力検証との間の乖離をなくし、設計段階から実稼働段階に円滑に移行することができるようにし、さらに、実稼働段階の装置の運用変更、装置台数変更、レイアウト変更等の影響を推定、評価することができるようにした搬送装置の設計支援システムを提供すること。例文帳に追加

To provide a design support system of a carrying device, which eliminates deviance between a design of a carrying device performed on the basis of a requested carrying route and carrying performance, allows smooth transition from a design stage to an actual operation stage and is capable of estimating and evaluating influences of changes in operation of the device in the actual operation stage, changes in the number of devices, layout changes, etc. - 特許庁

半導体集積回路のＴＥＧ（評価素子群）は、複数のシフトレジスタで構成されるが、シフトレジスタではセルレイアウトサイズに比べて相対的に入出力の端子数が少ないため、配置配線を行うと配線の密度が小さくなり、その結果として配線層の不良検出感度が低くなる。例文帳に追加

To solve the problem that since the TEG (test element group) of a semiconductor integrated circuit is configured of a plurality of shift registers, and the number of terminals of inputs and outputs of the shift registers is relatively smaller than the layout size, the density of wiring is made small after carrying out placing and routing, and the failure detecting sensitivity of a wiring layer is made low as a result. - 特許庁